JPH07117945B2 - 並列計算機における同期通信方法 - Google Patents
並列計算機における同期通信方法Info
- Publication number
- JPH07117945B2 JPH07117945B2 JP18395487A JP18395487A JPH07117945B2 JP H07117945 B2 JPH07117945 B2 JP H07117945B2 JP 18395487 A JP18395487 A JP 18395487A JP 18395487 A JP18395487 A JP 18395487A JP H07117945 B2 JPH07117945 B2 JP H07117945B2
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- Japan
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- register
- bit
- packet data
- processing units
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はｎ次元隣接結合された並列計算機における同期
通信方法に関するものである。
通信方法に関するものである。
従来の技術 従来のｎ次元隣接結合された並列計算機における処理ユ
ニット（以下PUと記す）間のデータ同期通信方法は送信
されるパケットデータの存在するPUと行き先アドレスの
情報を制御ユニット（以下CUと記す）が一括管理し、送
信モードにはいると、全PUにたいしてそれぞれどのパケ
ットデータをどの方向に送るかの指示を与え、各PUが送
信を開始する。
ニット（以下PUと記す）間のデータ同期通信方法は送信
されるパケットデータの存在するPUと行き先アドレスの
情報を制御ユニット（以下CUと記す）が一括管理し、送
信モードにはいると、全PUにたいしてそれぞれどのパケ
ットデータをどの方向に送るかの指示を与え、各PUが送
信を開始する。
発明が解決しようとする問題点 このような従来のｎ次元隣接結合された並列計算機にお
ける処理ユニット間のデータ同期通信方法では、CUが全
パケットについてアドレス計算をして送信方向を決定す
るためにその処理量は膨大になり、PUに対してパケット
の送信を指示するための処理によるオーバーヘッドも大
きく、結果的に通信時間が増大するという問題があっ
た。
ける処理ユニット間のデータ同期通信方法では、CUが全
パケットについてアドレス計算をして送信方向を決定す
るためにその処理量は膨大になり、PUに対してパケット
の送信を指示するための処理によるオーバーヘッドも大
きく、結果的に通信時間が増大するという問題があっ
た。
本発明は上記問題点に鑑み、PU間同期通信においてPU内
のパケットデータの送信情報をPUとCU内のレジスタで管
理することにより、制御の簡素化・通信の高速化を実現
するｎ次元隣接結合された並列計算機における処理ユニ
ット間のデータ同期通信方法である。
のパケットデータの送信情報をPUとCU内のレジスタで管
理することにより、制御の簡素化・通信の高速化を実現
するｎ次元隣接結合された並列計算機における処理ユニ
ット間のデータ同期通信方法である。
問題点を解決するための手段 上記問題点を解決するために本発明のｎ次元隣接結合さ
れた並列計算機における処理ユニット間のデータ同期通
信方法は、各PU・CU内の送信未終了の方向を示すｎビッ
トのレジスタ、および全PUの概レジスタの各ビットのOR
を取りCUの概レジスタを更新するOR操作部という構成を
持つものである。
れた並列計算機における処理ユニット間のデータ同期通
信方法は、各PU・CU内の送信未終了の方向を示すｎビッ
トのレジスタ、および全PUの概レジスタの各ビットのOR
を取りCUの概レジスタを更新するOR操作部という構成を
持つものである。
作用 本発明は上記した機構によって、ｎ個のカウンタを持つ
パケットデータを受信したPUが、パケットカウンタの非
零な位置に対応するPU内レジスタ部の概ビットをセット
し、その後、CUは全PUのレジスタのORをビット毎に取
り、CUのレジスタ部に格納することで概レジスタのセッ
トされているビットが送信未終了の状態をしめすことで
概CUは、概レジスタ中でセットされている一番下位のビ
ットの方向への送信を全PUに一斉に指示し、レジスタ部
の該当ビットが非零なパケットデータを持つPUは自分の
レジスタ部の概ビットをリセットし、パケットの該当カ
ウンタの値を１減じた後送信することで制御の簡素化・
通信の高速化を実現することを特徴とするｎ次元隣接結
合された並列計算機におけるPU間のデータ同期通信方法
である。
パケットデータを受信したPUが、パケットカウンタの非
零な位置に対応するPU内レジスタ部の概ビットをセット
し、その後、CUは全PUのレジスタのORをビット毎に取
り、CUのレジスタ部に格納することで概レジスタのセッ
トされているビットが送信未終了の状態をしめすことで
概CUは、概レジスタ中でセットされている一番下位のビ
ットの方向への送信を全PUに一斉に指示し、レジスタ部
の該当ビットが非零なパケットデータを持つPUは自分の
レジスタ部の概ビットをリセットし、パケットの該当カ
ウンタの値を１減じた後送信することで制御の簡素化・
通信の高速化を実現することを特徴とするｎ次元隣接結
合された並列計算機におけるPU間のデータ同期通信方法
である。
実施例 以下本発明の一実施例の並列計算機における同期通信方
法について、図面を参照しながら説明する。第１図は本
発明の一実施例の全体の構成を示すブロック図で、CU1,
PU21〜2m,CU内レジスタ3,PU内レジスタ31〜3m,及びOR操
作部４などから構成される。
法について、図面を参照しながら説明する。第１図は本
発明の一実施例の全体の構成を示すブロック図で、CU1,
PU21〜2m,CU内レジスタ3,PU内レジスタ31〜3m,及びOR操
作部４などから構成される。
第２図は本発明の一実施例のレジスタの構成図で、ビッ
ト１〜ビットｎ（51〜5n）などから構成される。
ト１〜ビットｎ（51〜5n）などから構成される。
第３図は本発明の一実施例の送信されるパケットの構成
図で、カウンタ１〜カウンタｎ（61〜6n），及びデータ
７などから構成される。
図で、カウンタ１〜カウンタｎ（61〜6n），及びデータ
７などから構成される。
第４図は本発明の一実施例の２次元の場合のPUの結合形
態を示す図である。
態を示す図である。
第５図は本発明の一実施例の２次元の場合の各PUのカウ
ンタとレジスタの送信前（第５図（ａ））と送信後（第
５図（ｂ））の様子を示した状態図である。
ンタとレジスタの送信前（第５図（ａ））と送信後（第
５図（ｂ））の様子を示した状態図である。
第５図において、レジスタ・カウンタの第１ビット目が
Ｘ方向、第２ビット目がＹ方向をあらわすとすると、最
初、CUのレジスタは両ビット共１（送信未完了）である
から、まずＸ方向の送信を各PUに指示する。PU1及びPU3
はカウンタ１が非零のパケットデータ1,3を持つのでそ
の値を１減少しレジスタの第１ビットをリセットし、そ
の後両パケットをＸ方向（PU2,PU4）へ送信する。その
結果、送信未終了パケットはＹ方向のみが非零であるパ
ケット1,2がPU2に残り、CUのレジスタの第２ビットのみ
１となって以下、Ｙ方向の送信が行われる。
Ｘ方向、第２ビット目がＹ方向をあらわすとすると、最
初、CUのレジスタは両ビット共１（送信未完了）である
から、まずＸ方向の送信を各PUに指示する。PU1及びPU3
はカウンタ１が非零のパケットデータ1,3を持つのでそ
の値を１減少しレジスタの第１ビットをリセットし、そ
の後両パケットをＸ方向（PU2,PU4）へ送信する。その
結果、送信未終了パケットはＹ方向のみが非零であるパ
ケット1,2がPU2に残り、CUのレジスタの第２ビットのみ
１となって以下、Ｙ方向の送信が行われる。
発明の効果 以上述べてきたように、本発明によればｎ次元隣接結合
された並列計算機における処理ユニット間でデータ通信
制御を行う場合、従来のようにCUが一括してパケットを
管理して全PUに指示を与えるのではなく、レジスタを用
いることでCUの通信制御時間を短縮できるという効果が
得られる。
された並列計算機における処理ユニット間でデータ通信
制御を行う場合、従来のようにCUが一括してパケットを
管理して全PUに指示を与えるのではなく、レジスタを用
いることでCUの通信制御時間を短縮できるという効果が
得られる。
第１図は本発明の一実施例の全体の構成を示すブロック
図、第２図は本発明の一実施例のレジスタの構成図、第
３図は本発明の一実施例の送信されるパケットの構成
図、第４図は本発明の一実施例の２次元の場合のPUの結
合形能を示す説明図、第５図は本発明の一実施例の２次
元の場合の各PUのカウンタとレジスタの送信前と送信後
の様子を示した状態図である。 １……制御ユニット、21〜2m……処理ユニット１〜処理
ユニットｍ、３……CU内レジスタ、31〜3m……PU内レジ
スタ１〜PU内レジスタｍ、４……OR処理部、51〜5m……
ビット１〜ビットｍ、61〜6n……カウンタ１〜カウンタ
ｎ、７……データ、９……先行アドレス。
図、第２図は本発明の一実施例のレジスタの構成図、第
３図は本発明の一実施例の送信されるパケットの構成
図、第４図は本発明の一実施例の２次元の場合のPUの結
合形能を示す説明図、第５図は本発明の一実施例の２次
元の場合の各PUのカウンタとレジスタの送信前と送信後
の様子を示した状態図である。 １……制御ユニット、21〜2m……処理ユニット１〜処理
ユニットｍ、３……CU内レジスタ、31〜3m……PU内レジ
スタ１〜PU内レジスタｍ、４……OR処理部、51〜5m……
ビット１〜ビットｍ、61〜6n……カウンタ１〜カウンタ
ｎ、７……データ、９……先行アドレス。
Claims (1)
- 【請求項１】複数の処理ユニットがｎ次元隣接結合され
た並列計算機における同期通信方法において、各処理ユ
ニットとすべての処理ユニットを制御する制御ユニット
にそれぞれｎビットのレジスタ部を設け、処理ユニット
間を移動するパケットデータにｎ個のカウンタを設け
る。各カウンタの値は、パケットデータの最終的な移動
先である処理ユニットまでの全部でｎ個ある結合方向の
１つの方向中での処理ユニット数、すなわち残存送信距
離を示す。パケットデータを受信した処理ユニットは、
パケットデータの各カウンタの非ゼロ、すなわち送信距
離を有する結合方向に対応する自レジスタのビットをセ
ットする。制御ユニットは全処理ユニットのレジスタの
論理和をビット毎にとり、自レジスタ部に格納する。こ
うすることで制御ユニットは自レジスタのセットされて
いるビットが送信未終了の状態であることが示され、全
ユニットに対してレジスタがセットされている接続方向
へ送信を指示する。次に送信を指示された方向に対応す
るカウンタの値が非ゼロであるパケットデータを持つ処
理ユニットは、自レジスタの該当ビットをリセットし、
そのパケットデータの該当カウンタの値を１減じた後に
送信を指示された方向にそのパケットデータを送信する
ことを特徴とする並列計算機における同期通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395487A JPH07117945B2 (ja) | 1987-07-23 | 1987-07-23 | 並列計算機における同期通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395487A JPH07117945B2 (ja) | 1987-07-23 | 1987-07-23 | 並列計算機における同期通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6426966A JPS6426966A (en) | 1989-01-30 |
| JPH07117945B2 true JPH07117945B2 (ja) | 1995-12-18 |
Family
ID=16144721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18395487A Expired - Lifetime JPH07117945B2 (ja) | 1987-07-23 | 1987-07-23 | 並列計算機における同期通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117945B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198488B1 (en) | 1999-12-06 | 2001-03-06 | Nvidia | Transform, lighting and rasterization system embodied on a single semiconductor platform |
| US6573900B1 (en) | 1999-12-06 | 2003-06-03 | Nvidia Corporation | Method, apparatus and article of manufacture for a sequencer in a transform/lighting module capable of processing multiple independent execution threads |
-
1987
- 1987-07-23 JP JP18395487A patent/JPH07117945B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6426966A (en) | 1989-01-30 |
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