JPH07115326A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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- JPH07115326A JPH07115326A JP25713593A JP25713593A JPH07115326A JP H07115326 A JPH07115326 A JP H07115326A JP 25713593 A JP25713593 A JP 25713593A JP 25713593 A JP25713593 A JP 25713593A JP H07115326 A JPH07115326 A JP H07115326A
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Abstract
(57)【要約】
【目的】 周波数逓倍回路を、消費電流の低減化および
チップ面積の縮小化が図れるようにする。 【構成】 周波数逓倍回路１０は、第１のＰ型ＭＯＳト
ランジスタ２１および第１のＮ型ＭＯＳトランジスタ２
２からなるインバーターと、第１のＰ型ＭＯＳトランジ
スタ２１と第１の電源端子１１との間に設けられた、ダ
イオード接続された第２のＰ型ＭＯＳトランジスタ２３
と、第１のＮ型ＭＯＳトランジスタ２２と第２の電源端
子１２との間に設けられた、ダイオード接続された第２
のＮ型ＭＯＳトランジスタ２４と、第２のＰ型ＭＯＳト
ランジスタ２３に流れる電流が取り出される第１のカレ
ントミラーと、第２のＮ型ＭＯＳトランジスタ２４に流
れる電流が取り出される第２のカレントミラーと、第１
カレントミラーを流れる電流と第２のカレントミラーを
流れる電流とが合成される電流加算部とを備える。
チップ面積の縮小化が図れるようにする。 【構成】 周波数逓倍回路１０は、第１のＰ型ＭＯＳト
ランジスタ２１および第１のＮ型ＭＯＳトランジスタ２
２からなるインバーターと、第１のＰ型ＭＯＳトランジ
スタ２１と第１の電源端子１１との間に設けられた、ダ
イオード接続された第２のＰ型ＭＯＳトランジスタ２３
と、第１のＮ型ＭＯＳトランジスタ２２と第２の電源端
子１２との間に設けられた、ダイオード接続された第２
のＮ型ＭＯＳトランジスタ２４と、第２のＰ型ＭＯＳト
ランジスタ２３に流れる電流が取り出される第１のカレ
ントミラーと、第２のＮ型ＭＯＳトランジスタ２４に流
れる電流が取り出される第２のカレントミラーと、第１
カレントミラーを流れる電流と第２のカレントミラーを
流れる電流とが合成される電流加算部とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、周波数逓倍回路に関
し、特に、ＣＭＯＳ回路を用いて構成された周波数逓倍
回路に関する。
し、特に、ＣＭＯＳ回路を用いて構成された周波数逓倍
回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ回路を用いて構成された
周波数逓倍回路としては、特開昭６０ー６２７０７号公
報に記載された正弦波逓倍回路がある。この正弦波逓倍
回路100 は、図５に示すように、ソースがグランド端子
104 に接続されたＮ型ＭＯＳトランジスタ111 ，Ｎ型Ｍ
ＯＳトランジスタ111 駆動用の第１のゲートバイアス回
路114 および入力端子101 とＮ型ＭＯＳトランジスタ11
1 のゲートとの間に接続された第１のコンデンサ131 か
らなる増幅回路と、ソースがＮ型ＭＯＳトランジスタ11
1 のドレインに接続されるとともにドレインがグランド
端子104 に接続されたＰ型ＭＯＳトランジスタ121 ，Ｐ
型ＭＯＳトランジスタ121 駆動用の第２のゲートバイア
ス回路124 および入力端子101 とＰ型ＭＯＳトランジス
タ121 のゲートとの間に接続された第２のコンデンサ13
2 からなるソースホロア回路と、Ｎ型ＭＯＳトランジス
タ111 のドレインと電源端子103 との間に接続された負
荷抵抗141 とを含み、Ｎ型ＭＯＳトランジスタ111 のド
レインと負荷抵抗141 との接続点が出力端子102 とされ
ている。
周波数逓倍回路としては、特開昭６０ー６２７０７号公
報に記載された正弦波逓倍回路がある。この正弦波逓倍
回路100 は、図５に示すように、ソースがグランド端子
104 に接続されたＮ型ＭＯＳトランジスタ111 ，Ｎ型Ｍ
ＯＳトランジスタ111 駆動用の第１のゲートバイアス回
路114 および入力端子101 とＮ型ＭＯＳトランジスタ11
1 のゲートとの間に接続された第１のコンデンサ131 か
らなる増幅回路と、ソースがＮ型ＭＯＳトランジスタ11
1 のドレインに接続されるとともにドレインがグランド
端子104 に接続されたＰ型ＭＯＳトランジスタ121 ，Ｐ
型ＭＯＳトランジスタ121 駆動用の第２のゲートバイア
ス回路124 および入力端子101 とＰ型ＭＯＳトランジス
タ121 のゲートとの間に接続された第２のコンデンサ13
2 からなるソースホロア回路と、Ｎ型ＭＯＳトランジス
タ111 のドレインと電源端子103 との間に接続された負
荷抵抗141 とを含み、Ｎ型ＭＯＳトランジスタ111 のド
レインと負荷抵抗141 との接続点が出力端子102 とされ
ている。
【０００３】図６に、正弦波逓倍回路100 におけるＮ型
ＭＯＳトランジスタ111 およびＰ型ＭＯＳトランジスタ
121 の入力電圧ＶIN（ゲート電圧）対電流の関係を示
す。Ｎ型ＭＯＳトランジスタ111 およびＰ型ＭＯＳトラ
ンジスタ121 は並列に接続されているので、Ｎ型ＭＯＳ
トランジスタ111 を流れる電流ＩN とＰ型ＭＯＳトラン
ジスタ121 を流れる電流ＩP との合成電流ＩN+P は、電
流ＩN と電流ＩP との和となる結果、図６に破線で示す
特性を有するものとなる。ここで、合成電流ＩN+ P は入
力電圧ＶINに対して偶関数となっており、ＩN+P ＝（Ｖ
IN）2 で近似的に表わされる。したがって、入力電圧Ｖ
INとして角速度ωの正弦波電圧Ｖ0・ｓｉｎ(ωｔ) を正
弦波逓倍回路100 に入力すると、出力端子102 には、Ｖ
0・ｓｉｎ 2(ωｔ)すなわちＶ0・ｃｏｓ(２ωｔ) に比例
した電圧が生じるため、入力電圧ＶINの周波数の２倍の
周波数を有する出力電圧を得ることができる。すなわ
ち、正弦波逓倍回路100 は、周波数を２逓倍する動作を
行う。
ＭＯＳトランジスタ111 およびＰ型ＭＯＳトランジスタ
121 の入力電圧ＶIN（ゲート電圧）対電流の関係を示
す。Ｎ型ＭＯＳトランジスタ111 およびＰ型ＭＯＳトラ
ンジスタ121 は並列に接続されているので、Ｎ型ＭＯＳ
トランジスタ111 を流れる電流ＩN とＰ型ＭＯＳトラン
ジスタ121 を流れる電流ＩP との合成電流ＩN+P は、電
流ＩN と電流ＩP との和となる結果、図６に破線で示す
特性を有するものとなる。ここで、合成電流ＩN+ P は入
力電圧ＶINに対して偶関数となっており、ＩN+P ＝（Ｖ
IN）2 で近似的に表わされる。したがって、入力電圧Ｖ
INとして角速度ωの正弦波電圧Ｖ0・ｓｉｎ(ωｔ) を正
弦波逓倍回路100 に入力すると、出力端子102 には、Ｖ
0・ｓｉｎ 2(ωｔ)すなわちＶ0・ｃｏｓ(２ωｔ) に比例
した電圧が生じるため、入力電圧ＶINの周波数の２倍の
周波数を有する出力電圧を得ることができる。すなわ
ち、正弦波逓倍回路100 は、周波数を２逓倍する動作を
行う。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の正弦波逓倍回路100 は、Ｎ型ＭＯＳトランジス
タ111 とＰ型ＭＯＳトランジスタ121 とを並列に接続す
ることによって合成電流ＩN+P を得ているため、図６に
示したように、Ｙ＝Ｘ2 のタイプの電流特性となってい
る。すなわち、無信号時のバイアス電流に対して、信号
が入ってくれば、正方向および負方向いずれの信号に対
しても電流は増加する。したがって、回路動作時に消費
電流が多いという問題があった。
た従来の正弦波逓倍回路100 は、Ｎ型ＭＯＳトランジス
タ111 とＰ型ＭＯＳトランジスタ121 とを並列に接続す
ることによって合成電流ＩN+P を得ているため、図６に
示したように、Ｙ＝Ｘ2 のタイプの電流特性となってい
る。すなわち、無信号時のバイアス電流に対して、信号
が入ってくれば、正方向および負方向いずれの信号に対
しても電流は増加する。したがって、回路動作時に消費
電流が多いという問題があった。
【０００５】また、Ｎ型ＭＯＳトランジスタ111 および
Ｐ型ＭＯＳトランジスタ121 のそれぞれにゲートバイア
ス回路（第１のゲートバイアス回路114 および第２のゲ
ートバイアス回路124 ）が必要であるばかりでなく、両
者のゲートバイアスを直流的に分離するためのコンデン
サ（第１のコンデンサ131 および第２のコンデンサ132
）が必要となる。コンデンサが必要となると、ＬＳＩ
化を実現する上でチップ面積の増大を招くという問題が
ある。
Ｐ型ＭＯＳトランジスタ121 のそれぞれにゲートバイア
ス回路（第１のゲートバイアス回路114 および第２のゲ
ートバイアス回路124 ）が必要であるばかりでなく、両
者のゲートバイアスを直流的に分離するためのコンデン
サ（第１のコンデンサ131 および第２のコンデンサ132
）が必要となる。コンデンサが必要となると、ＬＳＩ
化を実現する上でチップ面積の増大を招くという問題が
ある。
【０００６】本発明の目的は、消費電流の低減化および
チップ面積の縮小化が図れる周波数逓倍回路を提供する
ことにある。
チップ面積の縮小化が図れる周波数逓倍回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の周波数逓倍回路
は、第１の電源端子と、第２の電源端子と、第１のＰ型
電界効果トランジスタおよび第１のＮ型電界効果トラン
ジスタからなるインバーターと、前記第１のＰ型電界効
果トランジスタと前記第１の電源端子との間に設けられ
た、ダイオード接続された第２のＰ型電界効果トランジ
スタと、前記第１のＮ型電界効果トランジスタと前記第
２の電源端子との間に設けられた、ダイオード接続され
た第２のＮ型電界効果トランジスタと、前記第２のＰ型
電界効果トランジスタに流れる電流が取り出される第１
のカレントミラーと、前記第２のＮ型電界効果トランジ
スタに流れる電流が取り出される第２のカレントミラー
と、前記第１カレントミラーを流れる電流と前記第２の
カレントミラーを流れる電流とが合成される電流加算部
とを備える。
は、第１の電源端子と、第２の電源端子と、第１のＰ型
電界効果トランジスタおよび第１のＮ型電界効果トラン
ジスタからなるインバーターと、前記第１のＰ型電界効
果トランジスタと前記第１の電源端子との間に設けられ
た、ダイオード接続された第２のＰ型電界効果トランジ
スタと、前記第１のＮ型電界効果トランジスタと前記第
２の電源端子との間に設けられた、ダイオード接続され
た第２のＮ型電界効果トランジスタと、前記第２のＰ型
電界効果トランジスタに流れる電流が取り出される第１
のカレントミラーと、前記第２のＮ型電界効果トランジ
スタに流れる電流が取り出される第２のカレントミラー
と、前記第１カレントミラーを流れる電流と前記第２の
カレントミラーを流れる電流とが合成される電流加算部
とを備える。
【０００８】ここで、前記第１のカレントミラーが、ソ
ースが前記第１の電源端子に接続されるとともに、ゲー
トが前記第２のＰ型電界効果トランジスタのゲートに接
続された第３のＰ型電界効果トランジスタと、ゲートお
よびドレインが前記第３のＰ型電界効果トランジスタの
ドレインに接続されるとともに、ソースが前記第２の電
源端子に接続された第３のＮ型電界効果トランジスタと
からなり、前記第２のカレントミラーおよび前記電流加
算部が、ドレインが抵抗を介して前記第１の電源端子に
接続され、ソースが前記第２の電源端子に接続されると
ともに、ゲートが前記第３のＮ型電界効果トランジスタ
のゲートに接続された第４のＮ型電界効果トランジスタ
と、ドレインが前記第４のＮ型電界効果トランジスタの
ドレインに接続され、ソースが前記第２の電源端子に接
続されるとともに、ゲートが前記第２のＮ型電界効果ト
ランジスタのゲートに接続された第５のＮ型電界効果ト
ランジスタとからなっていてもよい。
ースが前記第１の電源端子に接続されるとともに、ゲー
トが前記第２のＰ型電界効果トランジスタのゲートに接
続された第３のＰ型電界効果トランジスタと、ゲートお
よびドレインが前記第３のＰ型電界効果トランジスタの
ドレインに接続されるとともに、ソースが前記第２の電
源端子に接続された第３のＮ型電界効果トランジスタと
からなり、前記第２のカレントミラーおよび前記電流加
算部が、ドレインが抵抗を介して前記第１の電源端子に
接続され、ソースが前記第２の電源端子に接続されると
ともに、ゲートが前記第３のＮ型電界効果トランジスタ
のゲートに接続された第４のＮ型電界効果トランジスタ
と、ドレインが前記第４のＮ型電界効果トランジスタの
ドレインに接続され、ソースが前記第２の電源端子に接
続されるとともに、ゲートが前記第２のＮ型電界効果ト
ランジスタのゲートに接続された第５のＮ型電界効果ト
ランジスタとからなっていてもよい。
【０００９】または、本発明の周波数逓倍回路は、第１
の電源端子と、第２の電源端子と、第１のＰ型電界効果
トランジスタおよびソースが前記第２の電源端子に接続
された第１のＮ型電界効果トランジスタからなる第１の
インバーターと、第２のＮ型電界効果トランジスタおよ
びソースが前記第１の電源端子に接続された第２のＰ型
電界効果トランジスタからなる第２のインバータと、前
記第１のＰ型電界効果トランジスタと前記第１の電源端
子との間に設けられた、ダイオード接続された第３のＰ
型電界効果トランジスタと、前記第２のＮ型電界効果ト
ランジスタと前記第２の電源端子との間に設けられた、
ダイオード接続された第３のＮ型電界効果トランジスタ
と、前記第３のＰ型電界効果トランジスタを流れる電流
が取り出される第１のカレントミラーと、前記第３のＮ
型電界効果トランジスタを流れる電流が取り出される第
２のカレントミラーと、前記第１のカレントミラーを流
れる電流と前記第２のカレントミラーを流れる電流とが
合成される電流加算部とを備える。
の電源端子と、第２の電源端子と、第１のＰ型電界効果
トランジスタおよびソースが前記第２の電源端子に接続
された第１のＮ型電界効果トランジスタからなる第１の
インバーターと、第２のＮ型電界効果トランジスタおよ
びソースが前記第１の電源端子に接続された第２のＰ型
電界効果トランジスタからなる第２のインバータと、前
記第１のＰ型電界効果トランジスタと前記第１の電源端
子との間に設けられた、ダイオード接続された第３のＰ
型電界効果トランジスタと、前記第２のＮ型電界効果ト
ランジスタと前記第２の電源端子との間に設けられた、
ダイオード接続された第３のＮ型電界効果トランジスタ
と、前記第３のＰ型電界効果トランジスタを流れる電流
が取り出される第１のカレントミラーと、前記第３のＮ
型電界効果トランジスタを流れる電流が取り出される第
２のカレントミラーと、前記第１のカレントミラーを流
れる電流と前記第２のカレントミラーを流れる電流とが
合成される電流加算部とを備える。
【００１０】ここで、前記第１のカレントミラーが、ソ
ースが前記第１の電源端子に接続されるとともに、ゲー
トが前記第３のＰ型電界効果トランジスタのゲートに接
続された第４のＰ型電界効果トランジスタと、ゲートお
よびドレインが前記第４のＰ型電界効果トランジスタの
ドレインに接続されるとともに、ソースが前記第２の電
源端子に接続された第４のＮ型電界効果トランジスタと
からなり、前記第２のカレントミラーおよび前記電流加
算部が、ドレインが抵抗を介して前記第１の電源端子に
接続され、ソースが前記第２の電源端子に接続されると
ともに、ゲートが前記第４のＮ型電界効果トランジスタ
のゲートに接続された第５のＮ型電界効果トランジスタ
と、ドレインが前記第５のＮ型電界効果トランジスタの
ドレインに接続され、ソースが前記第２の電源端子に接
続されるとともに、ゲートが前記第３のＮ型電界効果ト
ランジスタのゲートに接続された第６のＮ型電界効果ト
ランジスタとからなっていてもよい。
ースが前記第１の電源端子に接続されるとともに、ゲー
トが前記第３のＰ型電界効果トランジスタのゲートに接
続された第４のＰ型電界効果トランジスタと、ゲートお
よびドレインが前記第４のＰ型電界効果トランジスタの
ドレインに接続されるとともに、ソースが前記第２の電
源端子に接続された第４のＮ型電界効果トランジスタと
からなり、前記第２のカレントミラーおよび前記電流加
算部が、ドレインが抵抗を介して前記第１の電源端子に
接続され、ソースが前記第２の電源端子に接続されると
ともに、ゲートが前記第４のＮ型電界効果トランジスタ
のゲートに接続された第５のＮ型電界効果トランジスタ
と、ドレインが前記第５のＮ型電界効果トランジスタの
ドレインに接続され、ソースが前記第２の電源端子に接
続されるとともに、ゲートが前記第３のＮ型電界効果ト
ランジスタのゲートに接続された第６のＮ型電界効果ト
ランジスタとからなっていてもよい。
【００１１】
【作用】本発明の周波数逓倍回路は、第２のＰ型電界効
果トランジスタに流れる電流が取り出される第１のカレ
ントミラーと、第２のＮ型電界効果トランジスタに流れ
る電流が取り出される第２のカレントミラーと、第１カ
レントミラーを流れる電流と第２のカレントミラーを流
れる電流とが合成される電流加算部とを備えることによ
り、第１のＰ型電界効果トランジスタおよび第１のＮ型
電界効果トランジスタからなるインバーターの充放電電
流を検出する回路構成とすることができる。
果トランジスタに流れる電流が取り出される第１のカレ
ントミラーと、第２のＮ型電界効果トランジスタに流れ
る電流が取り出される第２のカレントミラーと、第１カ
レントミラーを流れる電流と第２のカレントミラーを流
れる電流とが合成される電流加算部とを備えることによ
り、第１のＰ型電界効果トランジスタおよび第１のＮ型
電界効果トランジスタからなるインバーターの充放電電
流を検出する回路構成とすることができる。
【００１２】また、本発明の周波数逓倍回路は、第３の
Ｐ型電界効果トランジスタを流れる電流が取り出される
第１のカレントミラーと、第３のＮ型電界効果トランジ
スタを流れる電流が取り出される第２のカレントミラー
と、第１のカレントミラーを流れる電流と第２のカレン
トミラーを流れる電流とが合成される電流加算部とを備
えることにより、第１のＰ型電界効果トランジスタおよ
びソースが第２の電源端子に接続された第１のＮ型電界
効果トランジスタからなる第１のインバーターの充電電
流と、第２のＮ型電界効果トランジスタおよびソースが
第１の電源端子に接続された第２のＰ型電界効果トラン
ジスタからなる第２のインバータの放電電流を検出する
回路構成とすることができるとともに、第１および第２
のインバータの電流検出用のＭＯＳトランジスタの縦積
み数をより少なくすることができる。
Ｐ型電界効果トランジスタを流れる電流が取り出される
第１のカレントミラーと、第３のＮ型電界効果トランジ
スタを流れる電流が取り出される第２のカレントミラー
と、第１のカレントミラーを流れる電流と第２のカレン
トミラーを流れる電流とが合成される電流加算部とを備
えることにより、第１のＰ型電界効果トランジスタおよ
びソースが第２の電源端子に接続された第１のＮ型電界
効果トランジスタからなる第１のインバーターの充電電
流と、第２のＮ型電界効果トランジスタおよびソースが
第１の電源端子に接続された第２のＰ型電界効果トラン
ジスタからなる第２のインバータの放電電流を検出する
回路構成とすることができるとともに、第１および第２
のインバータの電流検出用のＭＯＳトランジスタの縦積
み数をより少なくすることができる。
【００１３】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１４】図１は、本発明の周波数逓倍回路の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【００１５】周波数逓倍回路１０は、第１の電源端子１
１と、第２の電源端子１２と、第１のＰ型ＭＯＳトラン
ジスタ２１および第１のＮ型ＭＯＳトランジスタ２２か
らなるインバーターと、第１のＰ型ＭＯＳトランジスタ
２１と第１の電源端子１１との間に設けられた、ダイオ
ード接続された第２のＰ型ＭＯＳトランジスタ２３と、
第１のＮ型ＭＯＳトランジスタ２２と第２の電源端子１
２との間に設けられた、ダイオード接続された第２のＮ
型ＭＯＳトランジスタ２４と、第２のＰ型ＭＯＳトラン
ジスタ２３に流れる電流が取り出される第１のカレント
ミラーと、第２のＮ型ＭＯＳトランジスタ２４に流れる
電流が取り出される第２のカレントミラーと、第１カレ
ントミラーを流れる電流と第２のカレントミラーを流れ
る電流とが合成される電流加算部とを備える。
１と、第２の電源端子１２と、第１のＰ型ＭＯＳトラン
ジスタ２１および第１のＮ型ＭＯＳトランジスタ２２か
らなるインバーターと、第１のＰ型ＭＯＳトランジスタ
２１と第１の電源端子１１との間に設けられた、ダイオ
ード接続された第２のＰ型ＭＯＳトランジスタ２３と、
第１のＮ型ＭＯＳトランジスタ２２と第２の電源端子１
２との間に設けられた、ダイオード接続された第２のＮ
型ＭＯＳトランジスタ２４と、第２のＰ型ＭＯＳトラン
ジスタ２３に流れる電流が取り出される第１のカレント
ミラーと、第２のＮ型ＭＯＳトランジスタ２４に流れる
電流が取り出される第２のカレントミラーと、第１カレ
ントミラーを流れる電流と第２のカレントミラーを流れ
る電流とが合成される電流加算部とを備える。
【００１６】ここで、第１のカレントミラーは、ソース
が第１の電源端子１１に接続されるとともに、ゲートが
第２のＰ型ＭＯＳトランジスタ２３のゲートに接続され
た第３のＰ型ＭＯＳトランジスタ２５と、ゲートおよび
ドレインが第３のＰ型ＭＯＳトランジスタ２５のドレイ
ンに接続されるとともに、ソースが第２の電源端子１２
に接続された第３のＮ型ＭＯＳトランジスタ２６とから
なる。また、第２のカレントミラーおよび電流加算部
は、ドレインが負荷抵抗２９を介して第１の電源端子１
１に接続され、ソースが第２の電源端子１２に接続され
るとともに、ゲートが第３のＮ型ＭＯＳトランジスタ２
６のゲートに接続された第４のＮ型ＭＯＳトランジスタ
２７と、ドレインが第４のＮ型ＭＯＳトランジスタ２７
のドレインに接続され、ソースが第２の電源端子１２に
接続されるとともに、ゲートが第２のＮ型ＭＯＳトラン
ジスタ２４のゲートに接続された第５のＮ型ＭＯＳトラ
ンジスタ２８とからなる。
が第１の電源端子１１に接続されるとともに、ゲートが
第２のＰ型ＭＯＳトランジスタ２３のゲートに接続され
た第３のＰ型ＭＯＳトランジスタ２５と、ゲートおよび
ドレインが第３のＰ型ＭＯＳトランジスタ２５のドレイ
ンに接続されるとともに、ソースが第２の電源端子１２
に接続された第３のＮ型ＭＯＳトランジスタ２６とから
なる。また、第２のカレントミラーおよび電流加算部
は、ドレインが負荷抵抗２９を介して第１の電源端子１
１に接続され、ソースが第２の電源端子１２に接続され
るとともに、ゲートが第３のＮ型ＭＯＳトランジスタ２
６のゲートに接続された第４のＮ型ＭＯＳトランジスタ
２７と、ドレインが第４のＮ型ＭＯＳトランジスタ２７
のドレインに接続され、ソースが第２の電源端子１２に
接続されるとともに、ゲートが第２のＮ型ＭＯＳトラン
ジスタ２４のゲートに接続された第５のＮ型ＭＯＳトラ
ンジスタ２８とからなる。
【００１７】なお、第１のＰ型ＭＯＳトランジスタ２１
のゲートおよび第１のＮ型ＭＯＳトランジスタ２２のゲ
ートはともに、入力端子３１に接続されているととも
に、抵抗３０を介して第１のＰ型ＭＯＳトランジスタ２
１のドレインと第１のＮ型ＭＯＳトランジスタ２２のド
レインとの接続点に接続されている。ここで、抵抗３０
は、入力端子３１をバイアスするためのものであり、第
１のＰ型ＭＯＳトランジスタ２１および第１のＮ型ＭＯ
Ｓトランジスタ２２からなるインバータは、抵抗３０に
より自己バイアスされる。また、負荷抵抗２９の第１の
電源端子１１と反対側の一端は、出力端子３２に接続さ
れている。
のゲートおよび第１のＮ型ＭＯＳトランジスタ２２のゲ
ートはともに、入力端子３１に接続されているととも
に、抵抗３０を介して第１のＰ型ＭＯＳトランジスタ２
１のドレインと第１のＮ型ＭＯＳトランジスタ２２のド
レインとの接続点に接続されている。ここで、抵抗３０
は、入力端子３１をバイアスするためのものであり、第
１のＰ型ＭＯＳトランジスタ２１および第１のＮ型ＭＯ
Ｓトランジスタ２２からなるインバータは、抵抗３０に
より自己バイアスされる。また、負荷抵抗２９の第１の
電源端子１１と反対側の一端は、出力端子３２に接続さ
れている。
【００１８】周波数逓倍回路１０では、第２のＰ型ＭＯ
Ｓトランジスタ２３と第２のＮ型ＭＯＳトランジスタ２
４とは、第１のＰ型ＭＯＳトランジスタ２１および第１
のＮ型ＭＯＳトランジスタ２２からなるインバータに流
れる電流を検出するためのものである。第２のＮ型ＭＯ
Ｓトランジスタ２４と第５の第２のＮ型ＭＯＳトランジ
スタ２８とはカレントミラーをなしている。第２のＰ型
ＭＯＳトランジスタ２３と第３のＰ型ＭＯＳトランジス
タ２５および第３のＮ型ＭＯＳトランジスタ２６と第４
のＮ型ＭＯＳトランジスタ２７とはそれぞれ、カレント
ミラーをなしているため、第２のＰ型ＭＯＳトランジス
タ２３と第４のＮ型ＭＯＳトランジスタ２７ともカレン
トミラーをなしていることがわかる。したがって、第２
のＰ型ＭＯＳトランジスタ２３，第２のＮ型ＭＯＳトラ
ンジスタ２４，第３のＰ型ＭＯＳトランジスタ２５，第
３のＮ型ＭＯＳトランジスタ２６，第４のＮ型ＭＯＳト
ランジスタ２７および第５のＮ型ＭＯＳトランジスタ２
８のサイズがすべて等しい場合には、負荷抵抗２９を流
れる出力電流ＩOUT は、第２のＰ型ＭＯＳトランジスタ
２３を流れる電流Ｉ1 と第２のＮ型ＭＯＳトランジスタ
２４を流れる電流Ｉ 2 との和と等しくなるため、 ＩOUT ＝Ｉ1＋Ｉ2 （１） が成り立つ。
Ｓトランジスタ２３と第２のＮ型ＭＯＳトランジスタ２
４とは、第１のＰ型ＭＯＳトランジスタ２１および第１
のＮ型ＭＯＳトランジスタ２２からなるインバータに流
れる電流を検出するためのものである。第２のＮ型ＭＯ
Ｓトランジスタ２４と第５の第２のＮ型ＭＯＳトランジ
スタ２８とはカレントミラーをなしている。第２のＰ型
ＭＯＳトランジスタ２３と第３のＰ型ＭＯＳトランジス
タ２５および第３のＮ型ＭＯＳトランジスタ２６と第４
のＮ型ＭＯＳトランジスタ２７とはそれぞれ、カレント
ミラーをなしているため、第２のＰ型ＭＯＳトランジス
タ２３と第４のＮ型ＭＯＳトランジスタ２７ともカレン
トミラーをなしていることがわかる。したがって、第２
のＰ型ＭＯＳトランジスタ２３，第２のＮ型ＭＯＳトラ
ンジスタ２４，第３のＰ型ＭＯＳトランジスタ２５，第
３のＮ型ＭＯＳトランジスタ２６，第４のＮ型ＭＯＳト
ランジスタ２７および第５のＮ型ＭＯＳトランジスタ２
８のサイズがすべて等しい場合には、負荷抵抗２９を流
れる出力電流ＩOUT は、第２のＰ型ＭＯＳトランジスタ
２３を流れる電流Ｉ1 と第２のＮ型ＭＯＳトランジスタ
２４を流れる電流Ｉ 2 との和と等しくなるため、 ＩOUT ＝Ｉ1＋Ｉ2 （１） が成り立つ。
【００１９】一方、第１のＰ型ＭＯＳトランジスタ２１
および第１のＮ型ＭＯＳトランジスタ２２からなるイン
バータの入力電圧ＶINと第１のＰ型ＭＯＳトランジスタ
２１を流れる電流ＩP および第１のＮ型ＭＯＳトランジ
スタ２２を流れる電流ＩN との関係は、図２に実線で示
すものとなる。したがって、第１のＰ型ＭＯＳトランジ
スタ２１および第１のＮ型ＭＯＳトランジスタ２２から
なるインバータの充放電電流Ｉは、同図に破線で示すよ
うな特性、すなわち、入力電圧ＶINが中間レベルで最も
大きく、入力電圧ＶINが０Ｖまたは電源電圧のときに”
０”になるというよく知られた特性を示すものとなる。
および第１のＮ型ＭＯＳトランジスタ２２からなるイン
バータの入力電圧ＶINと第１のＰ型ＭＯＳトランジスタ
２１を流れる電流ＩP および第１のＮ型ＭＯＳトランジ
スタ２２を流れる電流ＩN との関係は、図２に実線で示
すものとなる。したがって、第１のＰ型ＭＯＳトランジ
スタ２１および第１のＮ型ＭＯＳトランジスタ２２から
なるインバータの充放電電流Ｉは、同図に破線で示すよ
うな特性、すなわち、入力電圧ＶINが中間レベルで最も
大きく、入力電圧ＶINが０Ｖまたは電源電圧のときに”
０”になるというよく知られた特性を示すものとなる。
【００２０】そこで、第１のＰ型ＭＯＳトランジスタ２
１を流れる電流ＩP （＝電流Ｉ1 ）を第２のＰ型ＭＯＳ
トランジスタ２３で検出するとともに、第１のＮ型ＭＯ
Ｓトランジスタ２２を流れる電流ＩN （＝電流Ｉ2）を
第２のＮ型ＭＯＳトランジスタ２４で検出することによ
り、上記（１）式から、第１のＰ型ＭＯＳトランジスタ
２１および第１のＮ型ＭＯＳトランジスタ２２からなる
インバータの充放電電流Ｉに対応した出力電流ＩOUT を
求めることができる。
１を流れる電流ＩP （＝電流Ｉ1 ）を第２のＰ型ＭＯＳ
トランジスタ２３で検出するとともに、第１のＮ型ＭＯ
Ｓトランジスタ２２を流れる電流ＩN （＝電流Ｉ2）を
第２のＮ型ＭＯＳトランジスタ２４で検出することによ
り、上記（１）式から、第１のＰ型ＭＯＳトランジスタ
２１および第１のＮ型ＭＯＳトランジスタ２２からなる
インバータの充放電電流Ｉに対応した出力電流ＩOUT を
求めることができる。
【００２１】すなわち、図２に示した特性より、入力電
圧ＶINが中心近くにバイアスされた状態で所定の周波数
の入力信号が印加されると、出力電流ＩOUT には、その
２倍の周波数成分が含まれることがわかる。その結果、
出力端子３２に生じる出力電圧ＶOUT には、入力信号の
２倍の周波数の波形が得られる。図３に、周波数逓倍回
路１０の動作波形を観察した一結果を示す。同図より、
入力端子３１に周波数２０ＭＨｚの入力信号ＳINが印加
された場合には、出力端子３２に周波数４０ＭＨｚの出
力信号ＳOUT が得られることがわかる。なお、同図に
は、第２のＰ型ＭＯＳトランジスタ２３のゲート電圧波
形および第２のＮ型ＭＯＳトランジスタ２４のゲート電
圧波形も示しているが、入力信号ＳINがローからハイへ
変化するときに、第２のＮ型ＭＯＳトランジスタ２４の
ゲート電圧が高くなり、第１のＮ型ＭＯＳトランジスタ
２２に電流が流れている（すなわち、インバータ出力が
放電されている）ことがわかる。また、逆に、入力信号
ＳINがハイからローへ変化するときに、第１のＰ型ＭＯ
Ｓトランジスタ２１に電流が流されている（すなわち、
インバータ出力が充電されている）ことがわかる。この
両方の電流が合成されて、出力端子３２に、入力信号Ｓ
INの２倍の周波数を有する出力信号ＳOUT が得られる。
圧ＶINが中心近くにバイアスされた状態で所定の周波数
の入力信号が印加されると、出力電流ＩOUT には、その
２倍の周波数成分が含まれることがわかる。その結果、
出力端子３２に生じる出力電圧ＶOUT には、入力信号の
２倍の周波数の波形が得られる。図３に、周波数逓倍回
路１０の動作波形を観察した一結果を示す。同図より、
入力端子３１に周波数２０ＭＨｚの入力信号ＳINが印加
された場合には、出力端子３２に周波数４０ＭＨｚの出
力信号ＳOUT が得られることがわかる。なお、同図に
は、第２のＰ型ＭＯＳトランジスタ２３のゲート電圧波
形および第２のＮ型ＭＯＳトランジスタ２４のゲート電
圧波形も示しているが、入力信号ＳINがローからハイへ
変化するときに、第２のＮ型ＭＯＳトランジスタ２４の
ゲート電圧が高くなり、第１のＮ型ＭＯＳトランジスタ
２２に電流が流れている（すなわち、インバータ出力が
放電されている）ことがわかる。また、逆に、入力信号
ＳINがハイからローへ変化するときに、第１のＰ型ＭＯ
Ｓトランジスタ２１に電流が流されている（すなわち、
インバータ出力が充電されている）ことがわかる。この
両方の電流が合成されて、出力端子３２に、入力信号Ｓ
INの２倍の周波数を有する出力信号ＳOUT が得られる。
【００２２】以上のように、周波数逓倍回路１０はイン
バータの充放電電流を検出する回路構成を有するため、
出力電流ＩOUT は図２に破線で示した充放電電流Ｉと同
様のものとなり、出力電流が図６に破線で示した合成電
流ＩP+N と同様のものとなる従来の正弦波逓倍回路100
に比べて、消費電流が少なくなるという利点がある。ま
た、従来の正弦波逓倍回路100 のような直流分離のため
のコンデンサ（第１および第２のコンデンサ131，132）
を必要としないので、ＬＳＩ化するときにチップ面積を
小さくでき、集積度を高めることができるという利点が
ある。
バータの充放電電流を検出する回路構成を有するため、
出力電流ＩOUT は図２に破線で示した充放電電流Ｉと同
様のものとなり、出力電流が図６に破線で示した合成電
流ＩP+N と同様のものとなる従来の正弦波逓倍回路100
に比べて、消費電流が少なくなるという利点がある。ま
た、従来の正弦波逓倍回路100 のような直流分離のため
のコンデンサ（第１および第２のコンデンサ131，132）
を必要としないので、ＬＳＩ化するときにチップ面積を
小さくでき、集積度を高めることができるという利点が
ある。
【００２３】図４は、本発明の周波数逓倍回路の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【００２４】周波数逓倍回路５０は、第１の電源端子５
１と、第２の電源端子５２と、第１のＰ型ＭＯＳトラン
ジスタ６１およびソースが第２の電源端子５２に接続さ
れた第１のＮ型ＭＯＳトランジスタ６２からなる第１の
インバーターと、第２のＮ型ＭＯＳトランジスタ６３お
よびソースが第１の電源端子５１に接続された第２のＰ
型ＭＯＳトランジスタ６４からなる第２のインバータ
と、第１のＰ型ＭＯＳトランジスタ６１と第１の電源端
子５１との間に設けられた、ダイオード接続された第３
のＰ型ＭＯＳトランジスタ６５と、第２のＮ型ＭＯＳト
ランジスタ６３と第２の電源端子５２との間に設けられ
た、ダイオード接続された第３のＮ型ＭＯＳトランジス
タ６６と、第３のＰ型ＭＯＳトランジスタ６５を流れる
電流が取り出される第１のカレントミラーと、第３のＮ
型ＭＯＳトランジスタ６６を流れる電流が取り出される
第２のカレントミラーと、第１のカレントミラーを流れ
る電流と第２のカレントミラーを流れる電流とが合成さ
れる電流加算部とを備える。
１と、第２の電源端子５２と、第１のＰ型ＭＯＳトラン
ジスタ６１およびソースが第２の電源端子５２に接続さ
れた第１のＮ型ＭＯＳトランジスタ６２からなる第１の
インバーターと、第２のＮ型ＭＯＳトランジスタ６３お
よびソースが第１の電源端子５１に接続された第２のＰ
型ＭＯＳトランジスタ６４からなる第２のインバータ
と、第１のＰ型ＭＯＳトランジスタ６１と第１の電源端
子５１との間に設けられた、ダイオード接続された第３
のＰ型ＭＯＳトランジスタ６５と、第２のＮ型ＭＯＳト
ランジスタ６３と第２の電源端子５２との間に設けられ
た、ダイオード接続された第３のＮ型ＭＯＳトランジス
タ６６と、第３のＰ型ＭＯＳトランジスタ６５を流れる
電流が取り出される第１のカレントミラーと、第３のＮ
型ＭＯＳトランジスタ６６を流れる電流が取り出される
第２のカレントミラーと、第１のカレントミラーを流れ
る電流と第２のカレントミラーを流れる電流とが合成さ
れる電流加算部とを備える。
【００２５】ここで、第１のカレントミラーは、ソース
が第１の電源端子５１に接続されるとともに、ゲートが
第３のＰ型ＭＯＳトランジスタ６５のゲートに接続され
た第４のＰ型ＭＯＳトランジスタ６７と、ゲートおよび
ドレインが第４のＰ型ＭＯＳトランジスタ６７のドレイ
ンに接続されるとともに、ソースが第２の電源端子５２
に接続された第４のＮ型ＭＯＳトランジスタ６８とから
なる。また、第２のカレントミラーおよび電流加算部
は、ドレインが負荷抵抗７１を介して第１の電源端子５
１に接続され、ソースが第２の電源端子５２に接続され
るとともに、ゲートが第４のＮ型ＭＯＳトランジスタ６
８のゲートに接続された第５のＮ型ＭＯＳトランジスタ
６９と、ドレインが第５のＮ型ＭＯＳトランジスタ６９
のドレインに接続され、ソースが第２の電源端子５２に
接続されるとともに、ゲートが第３のＮ型ＭＯＳトラン
ジスタ６６のゲートに接続された第６のＮ型ＭＯＳトラ
ンジスタ７０とからなる。
が第１の電源端子５１に接続されるとともに、ゲートが
第３のＰ型ＭＯＳトランジスタ６５のゲートに接続され
た第４のＰ型ＭＯＳトランジスタ６７と、ゲートおよび
ドレインが第４のＰ型ＭＯＳトランジスタ６７のドレイ
ンに接続されるとともに、ソースが第２の電源端子５２
に接続された第４のＮ型ＭＯＳトランジスタ６８とから
なる。また、第２のカレントミラーおよび電流加算部
は、ドレインが負荷抵抗７１を介して第１の電源端子５
１に接続され、ソースが第２の電源端子５２に接続され
るとともに、ゲートが第４のＮ型ＭＯＳトランジスタ６
８のゲートに接続された第５のＮ型ＭＯＳトランジスタ
６９と、ドレインが第５のＮ型ＭＯＳトランジスタ６９
のドレインに接続され、ソースが第２の電源端子５２に
接続されるとともに、ゲートが第３のＮ型ＭＯＳトラン
ジスタ６６のゲートに接続された第６のＮ型ＭＯＳトラ
ンジスタ７０とからなる。
【００２６】なお、第１のＰ型ＭＯＳトランジスタ６１
のゲート，第１のＮ型ＭＯＳトランジスタ６２のゲー
ト，第２のＰ型ＭＯＳトランジスタ６４のゲートおよび
第２のＮ型ＭＯＳトランジスタ６３のゲートはすべて、
入力端子７２に接続されているとともに、ゲートバイア
ス回路８０に接続されている。また、負荷抵抗７１の第
１の電源端子５１と反対側の一端は、出力端子７３に接
続されている。
のゲート，第１のＮ型ＭＯＳトランジスタ６２のゲー
ト，第２のＰ型ＭＯＳトランジスタ６４のゲートおよび
第２のＮ型ＭＯＳトランジスタ６３のゲートはすべて、
入力端子７２に接続されているとともに、ゲートバイア
ス回路８０に接続されている。また、負荷抵抗７１の第
１の電源端子５１と反対側の一端は、出力端子７３に接
続されている。
【００２７】周波数逓倍回路５０は、第１のＰ型ＭＯＳ
トランジスタ６１と第１のＮ型ＭＯＳトランジスタ６２
とからなる第１のインバータの第１のＰ型ＭＯＳトラン
ジスタ６１を流れる電流ＩP を第３のＰ型ＭＯＳトラン
ジスタ６５で検出するとともに、第２のＰ型ＭＯＳトラ
ンジスタ６４と第２のＮ型ＭＯＳトランジスタ６３とか
らなる第２のインバータの第２のＮ型ＭＯＳトランジス
タ６３を流れる電流Ｉ N を第３のＮ型ＭＯＳトランジス
タ６６で検出することにより、第１のインバータの放電
電流と第２のインバータの充電電流とを取り出すもので
ある。
トランジスタ６１と第１のＮ型ＭＯＳトランジスタ６２
とからなる第１のインバータの第１のＰ型ＭＯＳトラン
ジスタ６１を流れる電流ＩP を第３のＰ型ＭＯＳトラン
ジスタ６５で検出するとともに、第２のＰ型ＭＯＳトラ
ンジスタ６４と第２のＮ型ＭＯＳトランジスタ６３とか
らなる第２のインバータの第２のＮ型ＭＯＳトランジス
タ６３を流れる電流Ｉ N を第３のＮ型ＭＯＳトランジス
タ６６で検出することにより、第１のインバータの放電
電流と第２のインバータの充電電流とを取り出すもので
ある。
【００２８】周波数逓倍回路５０は、第１および第２の
インバータの電流検出用のＭＯＳトランジスタの縦積み
数が、図１に示した第１の実施例の周波数逓倍回路１０
よりも一段少ないので、低電圧動作に向いている。
インバータの電流検出用のＭＯＳトランジスタの縦積み
数が、図１に示した第１の実施例の周波数逓倍回路１０
よりも一段少ないので、低電圧動作に向いている。
【００２９】なお、周波数逓倍回路５０の動作は、図１
に示した第１の実施例の周波数逓倍回路１０の動作と同
様であるので、その詳細な説明は省略する。
に示した第１の実施例の周波数逓倍回路１０の動作と同
様であるので、その詳細な説明は省略する。
【００３０】
【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。
ので、次の効果を奏する。
【００３１】インバータの充放電電流を検出する回路構
成とされているため、従来の周波数逓倍回路に比べて、
消費電流を少なくすることができる。また、直流分離の
ためのコンデンサを必要としないため、ＬＳＩ化すると
きにチップ面積を小さくでき、集積度を高めることがで
きる。
成とされているため、従来の周波数逓倍回路に比べて、
消費電流を少なくすることができる。また、直流分離の
ためのコンデンサを必要としないため、ＬＳＩ化すると
きにチップ面積を小さくでき、集積度を高めることがで
きる。
【図１】本発明の周波数逓倍回路の第１の実施例を示す
回路図である。
回路図である。
【図２】図１に示した周波数逓倍回路の動作点を示すグ
ラフである。
ラフである。
【図３】図１に示した周波数逓倍回路の動作波形を観察
した一結果を示すグラフである。
した一結果を示すグラフである。
【図４】本発明の周波数逓倍回路の第２の実施例を示す
回路図である。
回路図である。
【図５】特開昭６０ー６２７０７号公報に記載された正
弦波逓倍回路を示す回路図である。
弦波逓倍回路を示す回路図である。
【図６】図５に示した正弦波逓倍回路におけるＮ型ＭＯ
ＳトランジスタおよびＰ型ＭＯＳトランジスタの入力電
圧（ゲート電圧）対電流の関係を示すグラフである。
ＳトランジスタおよびＰ型ＭＯＳトランジスタの入力電
圧（ゲート電圧）対電流の関係を示すグラフである。
１０，５０ 周波数逓倍回路 １１，５１ 第１の電源端子 １２，５２ 第２の電源端子 ２１，６１ 第１のＰ型ＭＯＳトランジスタ ２２，６２ 第１のＮ型ＭＯＳトランジスタ ２３，６４ 第２のＰ型ＭＯＳトランジスタ ２４，６３ 第２のＮ型ＭＯＳトランジスタ ２５，６５ 第３のＰ型ＭＯＳトランジスタ ２６，６６ 第３のＮ型ＭＯＳトランジスタ ２７，６８ 第４のＮ型ＭＯＳトランジスタ ２８，６９ 第５のＮ型ＭＯＳトランジスタ ２９，７１ 負荷抵抗 ３０ 抵抗 ３１，７２ 入力端子 ３２，７３ 出力端子 ６７ 第４のＰ型ＭＯＳトランジスタ ７０ 第６のＮ型ＭＯＳトランジスタ ８０ ゲートバイアス回路 Ｉ1，Ｉ2，ＩP，ＩN 電流 ＩOUT 出力電流 Ｉ 充放電電流 ＳIN 入力信号 ＳOUT 出力信号
Claims (4)
- 【請求項１】 第１の電源端子と、 第２の電源端子と、 第１のＰ型電界効果トランジスタおよび第１のＮ型電界
効果トランジスタからなるインバーターと、 前記第１のＰ型電界効果トランジスタと前記第１の電源
端子との間に設けられた、ダイオード接続された第２の
Ｐ型電界効果トランジスタと、 前記第１のＮ型電界効果トランジスタと前記第２の電源
端子との間に設けられた、ダイオード接続された第２の
Ｎ型電界効果トランジスタと、 前記第２のＰ型電界効果トランジスタに流れる電流が取
り出される第１のカレントミラーと、 前記第２のＮ型電界効果トランジスタに流れる電流が取
り出される第２のカレントミラーと、 前記第１カレントミラーを流れる電流と前記第２のカレ
ントミラーを流れる電流とが合成される電流加算部とを
備える周波数逓倍回路。 - 【請求項２】 前記第１のカレントミラーが、 ソースが前記第１の電源端子に接続されるとともに、ゲ
ートが前記第２のＰ型電界効果トランジスタのゲートに
接続された第３のＰ型電界効果トランジスタと、 ゲートおよびドレインが前記第３のＰ型電界効果トラン
ジスタのドレインに接続されるとともに、ソースが前記
第２の電源端子に接続された第３のＮ型電界効果トラン
ジスタとからなり、 前記第２のカレントミラーおよび前記電流加算部が、 ドレインが抵抗を介して前記第１の電源端子に接続さ
れ、ソースが前記第２の電源端子に接続されるととも
に、ゲートが前記第３のＮ型電界効果トランジスタのゲ
ートに接続された第４のＮ型電界効果トランジスタと、 ドレインが前記第４のＮ型電界効果トランジスタのドレ
インに接続され、ソースが前記第２の電源端子に接続さ
れるとともに、ゲートが前記第２のＮ型電界効果トラン
ジスタのゲートに接続された第５のＮ型電界効果トラン
ジスタとからなる請求項１記載の周波数逓倍回路。 - 【請求項３】 第１の電源端子と、 第２の電源端子と、 第１のＰ型電界効果トランジスタおよびソースが前記第
２の電源端子に接続された第１のＮ型電界効果トランジ
スタからなる第１のインバーターと、 第２のＮ型電界効果トランジスタおよびソースが前記第
１の電源端子に接続された第２のＰ型電界効果トランジ
スタからなる第２のインバータと、 前記第１のＰ型電界効果トランジスタと前記第１の電源
端子との間に設けられた、ダイオード接続された第３の
Ｐ型電界効果トランジスタと、 前記第２のＮ型電界効果トランジスタと前記第２の電源
端子との間に設けられた、ダイオード接続された第３の
Ｎ型電界効果トランジスタと、 前記第３のＰ型電界効果トランジスタを流れる電流が取
り出される第１のカレントミラーと、 前記第３のＮ型電界効果トランジスタを流れる電流が取
り出される第２のカレントミラーと、 前記第１のカレントミラーを流れる電流と前記第２のカ
レントミラーを流れる電流とが合成される電流加算部と
を備える周波数逓倍回路。 - 【請求項４】 前記第１のカレントミラーが、 ソースが前記第１の電源端子に接続されるとともに、ゲ
ートが前記第３のＰ型電界効果トランジスタのゲートに
接続された第４のＰ型電界効果トランジスタと、 ゲートおよびドレインが前記第４のＰ型電界効果トラン
ジスタのドレインに接続されるとともに、ソースが前記
第２の電源端子に接続された第４のＮ型電界効果トラン
ジスタとからなり、 前記第２のカレントミラーおよび前記電流加算部が、 ドレインが抵抗を介して前記第１の電源端子に接続さ
れ、ソースが前記第２の電源端子に接続されるととも
に、ゲートが前記第４のＮ型電界効果トランジスタのゲ
ートに接続された第５のＮ型電界効果トランジスタと、 ドレインが前記第５のＮ型電界効果トランジスタのドレ
インに接続され、ソースが前記第２の電源端子に接続さ
れるとともに、ゲートが前記第３のＮ型電界効果トラン
ジスタのゲートに接続された第６のＮ型電界効果トラン
ジスタとからなる請求項３記載の周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257135A JP2546167B2 (ja) | 1993-10-14 | 1993-10-14 | 周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257135A JP2546167B2 (ja) | 1993-10-14 | 1993-10-14 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115326A true JPH07115326A (ja) | 1995-05-02 |
| JP2546167B2 JP2546167B2 (ja) | 1996-10-23 |
Family
ID=17302211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257135A Expired - Fee Related JP2546167B2 (ja) | 1993-10-14 | 1993-10-14 | 周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546167B2 (ja) |
-
1993
- 1993-10-14 JP JP5257135A patent/JP2546167B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2546167B2 (ja) | 1996-10-23 |
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