JPH07107274A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 高精度の拡大補間処理を施された画像データ
を、高速で処理して出力することのできる画像処理装置
を提供すること。 【構成】 ８ラインバッファ２に格納された入力画像デ
ータ７９ａは、１０ドット×８ラインずつレジスタマト
リクス３に送られる。７×７マトリクス切出部４は前記
レジスタマトリクス３から７×７マトリクスのデータを
８個切出し、各々を７×７レジスタ５ａ1 〜５ａ8 に一
旦格納する。拡大処理ブロック６ａ1 〜６ａ8 は、該７
×７レジスタ５ａ1 〜５ａ8 の注目画素に対して、拡大
・平滑化処理を行う。この処理は、８個の注目画素に対
して、並列的に実行されるので、処理時間を１／８に短
縮することができる。なお、前記レジスタマトリクス３
の容量を、［（２ｎ＋１）＋（ｐ−１）］×［（２ｎ＋
１）＋（ｑ−１）］個分（ｎ、ｐ、ｑは１以上の整数）
とすると、ｐ×ｑ個の注目画素に対して並列処理できる
ようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像処理装置に関し、
特に拡大補間された高品質の画像データを高速で処理
し、出力できるようにした画像処理装置に関する。

【０００２】

【従来の技術】従来から、低解像度の画像データを高解
像度の出力装置に出力する場合、該低解像度の画像デー
タを拡大処理して出力するようにしている。

【０００３】例えば、ファクシミリ装置においても、Ｃ
ＣＩＴＴの勧告により送られてきた画像データ、すなわ
ち、現在、一般に用いられているＧ３規格のファクシミ
リ装置では、８画素／ｍｍ×３．８５ライン／ｍｍ（ス
タンダード）、および８画素／ｍｍ×７．７ライン／ｍ
ｍ（高解像度）の二つの解像度が使用されている。

【０００４】一方、最近のファクシミリ装置では、より
高解像度で、線密度も大きくした装置が出現している。
例えば、Ｇ３ファクシミリ装置では、１６画素／ｍｍ×
１５．４ライン／ｍｍのものがあり、Ｇ４ファクシミリ
装置では、２００ｄｐｉ、２４０ｄｐｉ、３００ｄｐｉ
および４００ｄｐｉのうちの複数の解像度をもつものが
ある。

【０００５】従来、このような複数の解像度をもつファ
クシミリ装置には、より高解像度の記録装置が装備さ
れ、その解像度より低い解像度の画像情報を記録すると
きには、該画像情報を拡大して記録するようにしてい
る。これは、低い解像度の画像情報を拡大しないで高解
像度の記録装置でそのまま記録すると、画像が縮小され
て記録されてしまうためである。

【０００６】例えば、８画素／ｍｍ×３．８５ライン／
ｍｍ（スタンダード）の解像度で送られてきた画像情報
を、４００ｄｐｉの記録装置で記録すると、主走査方向
が約１／２に縮小され、副走査方向が約１／４に縮小さ
れる。このため、８画素／ｍｍ×３．８５ライン／ｍｍ
の解像度で送られてきた画像情報を、４００ｄｐｉの記
録装置で記録する場合には、受信した画像情報を、主走
査方向に約２倍に拡大し、副走査方向に約４倍に拡大す
ることが必要になる。

【０００７】低い解像度の画像情報を拡大して高解像度
の記録装置で記録することを開示した先行技術として、
例えば特開昭６２−２５５６５号公報、特開昭６２−６
０３５８号公報等がある。

【０００８】

【発明が解決しようとする課題】しかしながら、前記し
た先行技術では高精度の補間処理ができず、画像の斜め
線等に不自然さが残ってしまうという問題があった。ま
たこれらの先行技術は、１ドットずつしか処理できず、
処理速度が遅いという問題があった。

【０００９】この発明の目的は、前記した従来技術の問
題点を除去し、高精度の拡大補間処理を施された画像デ
ータを、高速で処理して出力することのできる画像処理
装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、伸長器によって伸長された符号データを
格納する［（２ｎ＋１）＋（ｑ−１）］ラインバッファ
（ただし、ｎ、ｑは１以上の整数）と、該ラインバッフ
ァから取出された［（２ｎ＋１）＋（ｐ−１）］×
［（２ｎ＋１）＋（ｑ−１）］個分（ただし、ｐは１以
上の整数）の画素データを記憶するレジスタマトリック
スと、該レジスタマトリクスから（２ｎ＋１）×（２ｎ
＋１）のマトリクスをｐ×ｑ個切出す切出部と、該切出
部によって切出されたマトリクスの各々の注目画素を周
辺データを参照して拡大・平滑化処理するｐ×ｑ個の拡
大補間処理部とを具備した点に特徴がある。

【００１１】

【作用】本発明によれば、［（２ｎ＋１）＋（ｐ−
１）］×［（２ｎ＋１）＋（ｑ−１）］個分の画素デー
タから、（２ｎ＋１）×（２ｎ＋１）のマトリクスがｐ
×ｑ個分切出され、該切出されたｐ×ｑ個の画素が並列
的に拡大・平滑化処理される。この結果、該拡大・平滑
化処理の処理速度を、ｐ×ｑ倍にすることができる。

【００１２】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図６は、本発明の拡大・平滑化処理手段を含む
画像情報処理装置を内蔵したファクシミリ装置のハード
構成を示すブロック図である。以下の実施例は、拡大・
平滑化処理手段をファクシミリ装置に適用したものであ
るが、本発明はこれに限定されるものではない。

【００１３】図６において、７１はファクシミリ装置に
動作指示を行うパネル、７２はファクシミリ装置の全体
の動作を制御するＣＰＵ、７３はＣＰＵ７２が実行する
プログラムを内蔵するＲＯＭ、７４は該プログラムが使
用するワークエリアとなるＲＡＭである。また、７５は
送信原稿を読取り、２値画像データを出力する画像読取
装置、７６は該画像読取装置７５から出力された２値画
像データを符号データに変換する圧縮器、７７は相手フ
ァクシミリ装置と符号データの送受信を行う通信制御装
置である。

【００１４】さらに、７８は圧縮器７６から出力された
符号データおよび相手ファクシミリ装置から受信した符
号データを格納する蓄積メモリ、７９は該蓄積メモリ７
８から符号データを読み出して２値画像データに伸長す
る伸長器、８０は該伸長器７９から出力された２値画像
データを拡大・補間処理する画情報補正回路、８１は該
画情報補正回路８０で拡大・平滑化処理された２値画像
データを記録する画像記録装置である。８３は前記の構
成要素を接続するバスである。

【００１５】前記伸長器７９は蓄積メモリ７８の符号デ
ータを伸長し、伸長された画情報７９ａを画情報補正回
路８０に出力する。画情報補正回路８０は画情報７９ａ
を拡大および補間処理して、高精度に補正された画像デ
ータ８０ａを出力する。

【００１６】図１は、前記画情報補正回路８０の一実施
例のブロック図である。図において、１はマルチプレク
サ（ＭＵＸ）、２は８ラインバッファ、３は１０ドット
×８ラインのレジスタマトリクス、４は７ドット×７ド
ットのマトリクス切出部、５ａ1 〜５ａ8 は７ドット×
７ドットのレジスタ、６ａ1 〜６ａ8 は拡大処理ブロッ
クである。また、７ａ1 〜７ａ8 は該拡大処理ブロック
６ａ1 〜６ａ8 に主、副走査方向の拡大ブロック選択信
号７ｂ1 、７ｄ1 および拡大ブロックブロック内位置信
号７ｃ1 、７ｅ1 を出力する制御回路、８ａ1 〜８ａ8
は主走査方向拡大率レジスタ、９ａ1 〜９ａ8 は副走査
方向拡大率レジスタ、１０は前記マルチプレクサ１の選
択信号制御回路、１１は画素シフト制御回路である。

【００１７】次に、前記制御回路７ａ1 〜７ａ8 の具体
回路例について説明する。制御回路７ａ1 〜７ａ8 はそ
れぞれ同じ回路であるので、制御回路７ａ1 を代表とし
て、図２、図３に示す。図２、図３において、図１と同
一の符号は同一または同等物を示す。図２は副走査方向
の制御部を示し、図３は主走査方向の制御部を示す。

【００１８】図２において、２１は画像記録装置８１か
ら送られてくる出力ページ先頭信号２５によりクリアさ
れる副走査方向拡大率ワークレジスタ、２２は加算器、
２３は副走査方向拡大ブロックブロック内位置カウン
タ、２４は比較器である。前記加算器２２は副走査方向
拡大率レジスタ９ａ1 に予めセットされた拡大値と副走
査方向拡大率ワークレジスタ２１に格納された値とを加
算し、加算結果の整数部は副走査方向拡大ブロック選択
信号７ｄ1 として前記拡大処理ブロック６ａ１に送出す
る。また、前記加算結果の小数部は、前記副走査方向拡
大率ワークレジスタ２１に記憶される。

【００１９】一方、副走査方向拡大ブロックブロック内
位置カウンタ２３には出力ライン先頭信号２６が入力
し、該カウンタ２３はカウントアップする。該カウンタ
２３はカウント値を副走査方向拡大ブロックブロック内
位置７ｅ1 として出力すると共に比較器２４からの一致
信号７ｆ1 によりクリアされる。また、該一致信号７ｆ
1 は加算器２２のトリガ信号になると共に前記選択信号
制御回路１０に送られる。

【００２０】次に、図３において、３１は画像記録装置
８１から送られてくる出力ライン先頭信号３５によりク
リアされる主走査方向拡大率ワークレジスタ、３２は加
算器、３３は主走査方向拡大ブロックブロック内位置カ
ウンタ、３４は比較器である。前記加算器３２は主走査
方向拡大率レジスタ８ａ1 に予めセットされた拡大値と
主走査方向拡大率ワークレジスタ３１に格納された値と
を加算し、加算結果の整数部は主走査方向拡大ブロック
選択信号７ｂ1 として前記拡大処理ブロック６ａ1 に送
出する。また、前記加算結果の小数部は、前記主走査方
向拡大率ワークレジスタ３１に記憶される。

【００２１】一方、主走査方向拡大ブロックブロック内
位置カウンタ３３には１画素出力信号３６が入力し、該
カウンタ３３はカウントアップする。該カウンタ３３は
カウント値を主走査方向拡大ブロックブロック内位置７
ｃ1 として出力すると共に比較器３４からの一致信号７
ｇ1 によりクリアされる。また、該一致信号７ｇ1 は加
算器３２のトリガ信号になると共に、画素シフト制御回
路１１へ送られる。なお、図２、図３の回路の動作は本
出願人による特願平４−３５３８９７号、あるいは特願
平５−２０６８３１号等に詳述されているので、説明を
省略する。

【００２２】次に、図１の本実施例の動作を説明する。
まず、拡大処理が起動される前に、マルチプレクサ１は
白データ（“０”）を選択し、８ラインバッファ２の全
部に白データが格納される。すなわち、８ラインバッフ
ァ２はクリアされる。拡大処理をする時には、前記ＣＰ
Ｕ７２は前記主走査方向拡大率レジスタ８ａ1 〜８ａ8
および副走査方向拡大率レジスタ９ａ1 〜９ａ8 に拡大
率を設定し、スタート信号１２ａ1 〜１２ａ8 を制御回
路７ａ1 〜７ａ8 に出力する。制御回路７ａ1 〜７ａ8
は該スタート信号１２ａ1 〜１２ａ8 の入力があると、
マルチプレクサ１を制御し、入力画像データ７９ａを選
択する。この結果、入力画像データ７９ａは８ラインバ
ッファ２に順次書き込まれる。

【００２３】８ラインバッファ２に入力画像データ７９
ａが５ライン分格納されると、拡大処理が開始される。
拡大処理が開始されると、マルチプレクサ１は８ライン
バッファ２を選択する。そして、８ラインバッファ２に
格納されていた画像データは、１０ドット×８ライン
分、レジスタマトリクス３に転送される。この１０ドッ
ト×８ライン分のデータはマルチプレクサ１を通って８
ラインバッファ２へも帰還される。図４は、該レジスタ
マトリクス３に転送された１０ドット×８ラインの画像
データを示している。

【００２４】次に、７×７マトリクス切出部４はこの１
０ドット×８ラインの画像データから、８個の７×７マ
トリクスデータを切出し、１個々々を７×７レジスタ５
ａ1〜５ａ8 に格納する。今、図４に示されているよう
に、１０ドット×８ラインの画像データから切出された
７×７マトリクスデータをＤ1 、Ｄ2 、…、Ｄ8 とする
と、７×７マトリクスデータをＤ1 は前記７×７レジス
タ５ａ1 に格納され、Ｄ2 は７×７レジスタ５ａ2 に格
納され、Ｄ8 は７×７レジスタ５ａ8 に格納されること
になる。

【００２５】この時、制御回路７ａ1 〜７ａ8 は前記主
走査方向拡大率レジスタ８ａ1 〜８ａ8 および副走査方
向拡大率レジスタ９ａ1 〜９ａ8 に設定された拡大率に
従って、主走査方向拡大ブロック選択信号７ｂ1 と主走
査方向拡大ブロックブロック内位置７ｃ1 と、副走査方
向拡大ブロック選択信号７ｄ1 と副走査方向拡大ブロッ
クブロック内位置７ｅ1 とを出力する。拡大処理ブロッ
ク６ａ1 〜６ａ8 は、これらのブロック選択信号とブロ
ック内位置に従って、処理画素（すなわち、注目画素）
Ｄ1'、Ｄ2'、…、Ｄ8'を拡大・平滑化処理する。拡大・
平滑化処理された画素データはデータ１３ａ1 〜１３ａ
8 として出力される。

【００２６】上記のようにして８個の画素データが同時
に拡大・平滑化処理されると、図１の８ラインバッファ
２から各ラインにつき４ドット分レジスタマトリクス３
に出力される。続いて、前記と同様に、７×７マトリク
ス切出部４は７×７マトリクスを８個分切出し、それぞ
れを７×７レジスタ５ａ1 〜５ａ8 に格納する。次い
で、前記拡大処理ブロック６ａ1 〜６ａ8 にて、各７×
７マトリクスの処理画素に対して拡大・平滑化処理が行
われる。

【００２７】以上の動作が継続して行われ、該動作が８
ラインバッファ２に格納されたデータに対して一巡する
と、マルチプレクサ１は入力画像データ７９ａを選択
し、２ライン分の入力画像データが８ラインバッファ２
に読込まれる。そして、マルチプレクサ１は８ラインバ
ッファ２の出力を選択し、前記と同様の動作が繰り返し
行われる。

【００２８】以上の説明から明らかなように、本実施例
によれば、８個の画素データが同時に拡大・平滑化処理
して出力されるので、１個ずつ拡大・平滑化処理する従
来例と比べて、８倍の高速処理を行うことができる。

【００２９】本実施例では、前記レジスタマトリクス３
として、図４に示されているように、ｐ方向に１０ドッ
ト、ｑ方向に８ラインの容量をもつものとしたが、本発
明はこれに限定されるものではなく、該レジスタマトリ
クス３は、ｐ方向に［（２ｎ＋１）＋（ｐ−１）」ドッ
ト、ｑ方向に［（２ｎ＋１）＋（ｑ−１）］ラインの容
量をもつものであってもよい（ただし、ｎ、ｐ、ｑは１
以上の整数）。この容量のレジスタマトリクス３を用い
ると、７×７マトリクス切出部４で切出せる７×７マト
リクスの個数は、ｐ×ｑ個となる。したがって、このよ
うにすると、ｐ×ｑ個の画素の拡大・平滑化処理を同時
に実施することができ、処理時間を従来の１／ｐ×ｑに
短縮することができる。ちなみに、前記実施例は、ｎ＝
３、ｐ＝４、ｑ＝２の例である。

【００３０】また、図５は、ｎ＝３、ｐ＝８、ｑ＝８の
例を示す。この場合には、図示されているように、７×
７マトリクスを６４個切出せ、６４個の画素を同時に拡
大・平滑化処理することができる。なお、７×７マトリ
クスの切出しの個数を８の倍数とすると、画像情報補正
回路８０から出力されるデータが８ビット単位となり、
画像記録装置８１での処理がしやすくなる。

【００３１】

【発明の効果】請求項１の発明によれば、ｐ×ｑ個の画
素データの拡大・平滑化処理を並列処理できるので、処
理速度を大幅に向上することができる。また、請求項２
の発明によれば、ｐ×ｑ個の画素データが８の倍数にさ
れているので、画像情報補正回路から出力されるデータ
は８ビット単位となり、画像記録装置での処理がしやす
くなる。

【図面の簡単な説明】

【図１】 本発明の一実施例の構成を説明するためのブ
ロック図である。

【図２】 図１の制御回路の副走査方向制御部のブロッ
ク図である。

【図３】 図１の制御回路の主走査方向制御部のブロッ
ク図である。

【図４】 本実施例の切出しマトリクスの一例を示す図
である。

【図５】 本実施例の切出しマトリクスの他の例を示す
図である。

【図６】 本発明をファクシミリ装置に適用した時のフ
ァクシミリ装置のハード構成を示すブロック図である。

【符号の説明】

１…マルチプレクサ、２…８ラインバッファ、３…レジ
スタマトリクス、４…７×７マトリクス切出部、５ａ1
〜５ａ8 …７×７レジスタ、６ａ1 〜６ａ8 …拡大処理
ブロック、７ａ1 〜７ａ8 …制御回路、８ａ1 〜８ａ8
…主走査方向拡大率レジスタ、９ａ1 〜９ａ8 …副走査
方向拡大率レジスタ、１０…選択信号制御回路、１１…
画素シフト制御回路、１２ａ1 〜１２ａ8 …スタート信
号、１３ａ1 〜１３ａ8 …出力データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 利文 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 園部 賢一 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 金子 智一 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 伸長器によって伸長された符号データを
   格納する［（２ｎ＋１）＋（ｑ−１）］ラインバッファ
   （ただし、ｎ、ｑは１以上の整数）と、 該ラインバッファから取出された［（２ｎ＋１）＋（ｐ
   −１）］×［（２ｎ＋１）＋（ｑ−１）］個分（ただ
   し、ｐは１以上の整数）の画素データを記憶するレジス
   タマトリックスと、 該レジスタマトリクスから（２ｎ＋１）×（２ｎ＋１）
   のマトリクスをｐ×ｑ個切出す切出部と、 該切出部によって切出されたマトリクスの各々の注目画
   素を周辺データを参照して拡大・平滑化処理するｐ×ｑ
   個の拡大補間処理部とを具備し、 ｐ×ｑ個の画素データを並列的に処理するようにしたこ
   とを特徴とする画像処理装置。
2. 【請求項２】 請求項１記載の画像処理装置において、 前記切出部から切出すマトリクスの個数ｐ×ｑ個を８の
   倍数としたことを特徴とする画像処理装置。