JPH06205198A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ソース画像データの境界部に、補間処理に必
要な白データを挿入又は付加できる画像処理装置を提供
すること。 【構成】 制御回路１０ａは画像データ読出しクロック
とラインシンクをカウントするカウンタを有し、該カウ
ンタのカウント値に従って、白データイネーブル信号を
出力する。該白データイネーブル信号は、画像データの
最初と最後の３ラインと、中間の各ラインの最初と最後
の３ドットの入力時にＬレベルの信号を出力する。この
結果、前記画像データの最初と最後の３ラインと、中間
の各ラインの最初と最後の３ドットの時には、白データ
がゲート回路１５、セレクタ１６を通って、７ラインＦ
ＩＦＯ５ａに送られる。よって、ソース画像データの上
下左右の境界に、適正な幅の白ドットデータを挿入する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
に画像データ境界部に、所望の大きさの白データを挿入
または付加できるようにし、該画像データの境界付近で
の補間処理を良好に行えるようにした画像処理装置に関
する。

【０００２】

【従来の技術】従来から、低解像度の白黒２値の画像デ
ータを、それより高解像度の異なるプリンタ等で再生す
ることが行われている。その際、前記低解像度の画像デ
ータを拡大する処理が行われている。その拡大処理の一
例として、補間処理があり、例えば特開昭６２−６０３
５８号公報、特開昭６２−２５５６５号公報等に開示さ
れている。

【０００３】特開昭６２−６０３５８号公報では、補間
対象となるラインを、それに隣接するラインの画信号間
の相関を利用して補正することにより、低解像度で読取
った画信号の劣化を低減するようにしている。

【０００４】また、特開昭６２−２５５６５号公報で
は、標準線密度で走査された原稿の第１のラインの欠落
ラインの注目画素の画情報を、該注目画素を含む欠落ラ
インの所定数の画素の画情報と、前記第１のラインの所
定数の画素の画情報と、前記欠落ラインの次に記録され
る第２のラインの所定数の画情報とに基づいて再現し、
画質改善を行うようにした技術が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、前記し
た従来の画像処理装置においては、元の画像データ（ソ
ース画像データ）を拡大し、他の画像領域（ディストネ
ーション画像領域）へ展開する際の境界処理について
は、何らの配慮もされていなかった。このため、ソース
画像データの拡大処理を行った場合、該画像データの境
界付近では補間に必要なデータを得ることができず、画
情報の劣化が起きるという問題があった。

【０００６】本発明の目的は、前記した従来技術の問題
点を除去し、ソース画像データの境界付近において、補
間処理に必要なデータを作成することができる画像処理
装置を提供することにある。

【０００７】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、ソース画像データに対して補間処理を行
う画像処理装置において、該ソース画像データの最初と
最後の数ラインと、これらの間に存在する各ラインの最
初と最後の数ドットに白ドットデータを挿入又は付加す
る手段を具備した点に特徴がある。

【０００８】

【作用】本発明によれば、ソース画像データを拡大し、
ディストネーション画像領域へ展開する時に、ソース画
像データの上下左右の境界に、適正な幅の白ドットデー
タを挿入することができるので、画像データの境界付近
での補間を良好に行うことができる。

【０００９】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。本発明は、図６に示されているように、１ペー
ジ分のソース画像データがあった場合、例えば先頭と最
後の１〜３ラインには白データを強制的に入力し、これ
らの間に存在する各ラインには、先頭の３ビットと最後
の３ビットに白データを強制的に入力することにより、
ソース画像データの境界部における補間処理を良好に行
うことができるようにしたものである。

【００１０】すなわち、７ビット×７ビットのデータに
より、その中央にある注目画素データを補間処理する場
合、例えば図示されているソース画像データの第１ドッ
ト（図中の黒で塗潰した画素）の補間処理も良好に行え
るようになる。

【００１１】図７は、本発明の画像処理装置の全体のハ
ード構成の概要を示すブロック図である。

【００１２】図において、１は原稿等の読取り部である
が、これは画像データを供給するホストコンピュータで
あってもよい。２は画像データを圧縮する圧縮器、３は
圧縮されたデータを記憶する符号記憶部、４は圧縮され
ているデータを伸長する伸長器である。また、５は７ラ
インＦＩＦＯ、６は白データ発生部、７は補間処理部、
８は補間処理された画像データが圧縮された後格納され
るメモリ、９は該メモリ８に格納されているデータをプ
リントする記録部である。また、１０は、前記した各ブ
ロックの機能を制御する主制御部である。

【００１３】図８は、前記の構成を有する画像処理装置
の全体の動作の概略を示すフローチャートである。

【００１４】まず、コントロールパネルから原稿データ
の読取りの指示が出され（ステップＳ１）、画像読取り
部１で原稿情報が読取られる（ステップＳ２）。読取ら
れた画像データは、圧縮器２で圧縮され（ステップＳ
３）、符号記憶部３に記憶される（ステップＳ４）。画
像の読取りが終了すると、該符号記憶部３に記憶された
画像データは伸長器４で伸長され（ステップＳ５）、シ
リアル変換される（ステップＳ６）。

【００１５】次いで、７ラインＦＩＦＯ５に７ライン分
の画像データが蓄積されたか否かの判断がなされ（ステ
ップＳ７）、この判断が肯定になると、ステップＳ８に
進んで７ビット×７ビットのデータを補間処理部７に出
力し、スムージング処理を行う（ステップＳ９）。次
に、７ラインＦＩＦＯ５に、前記スムージング処理が未
処理のデータが残っているか否かの判断がなされ（ステ
ップＳ１０）、この判断が肯定の場合には、順次７ビッ
ト×７ビットのデータが更新され、前記スムージング処
理が実行される。

【００１６】ステップＳ１０の判断が否定になると、ス
テップＳ１１に進んで、設定カウントが終了したかどう
か、換言すれば、予め定められている１ページ分のライ
ン数が終了したかどうかの判断がなされ、この判断が否
定の時には、ステップＳ６に戻って、次の１ライン分の
データがシリアル変換される。そして、前記７ラインの
うちの一番古い１ラインのデータは廃棄され、該１ライ
ンデータが新たなデータとして追加される。これによっ
て、注目画素が次のラインに移り、スムージング処理を
受けるようになる。

【００１７】以上の処理が、１ページ分の全画像データ
に対して行われると、前記ステップＳ１１の判断は肯定
になり、１ページ分の画像データのスムージング処理は
終了する。

【００１８】次に、本発明の一実施例を、図１を参照し
て、詳細に説明する。図１において、図７と同一または
同等の機能を有するブロックには、図７の符号にａが付
されている。

【００１９】図において、４ａは伸長器、５ａは７ライ
ンＦＩＦＯ、７ａは補間処理部、８ａは前記メモリ８に
相当する画像メモリ装置、１０ａは前記主制御装置１０
に相当する制御回路である。

【００２０】また、１１は前記イメージセンサ１ａから
読取られた画像データを補正処理するＩＰＳ部、１２は
ラインバッファ、１３はパラレル−シリアル変換器、１
４、１５はゲート回路、１６はセレクタである。

【００２１】次に、本実施例の動作を、図２(a) 、(b)
のタイミングチャートを参照して説明する。

【００２２】最初に、クリアリセット信号が入力してく
ると、制御回路１０ａおよび７ラインＦＩＦＯ５ａはリ
セットされる。制御回路１０ａでは、例えばその中に設
けられている画像データ読出しクロックやラインシンク
等をカウントするカウンタがリセットされる。また、該
クリアリセット信号と同期して、白データイネーブル信
号がＬレベルになり、ラインデータ選択信号がラインデ
ータを選択する信号になる。また、前記７ラインＦＩＦ
Ｏ５ａでは、その中のデータがクリアされる。

【００２３】前記クリアリセット信号が入力した時に
は、前記の各信号が制御回路１０ａから出力されるの
で、ゲート回路１５が開状態になり、白データがセレク
タ１６に送出される。この時、セレクタ１６はラインデ
ータを選択しているので、該白データはセレクタ１６を
通って７ラインＦＩＦＯに入力する。

【００２４】上記の動作は、３ライン分続く。これは、
前記制御回路１０ａの中のカウンタの値により制御され
る。４ライン目になると、図２(b) に示されているよう
に、白データイネーブルが、最初の３ドット分は有効、
４ドット目以降最後の４ドット目までは無効、最後の３
ドットは有効になる。このため、図２(b) にラインデー
タとして示すように、１ラインの最初の３ドットは白デ
ータ、４ドット目から最後の４ドット目まではラインデ
ータ、最後の３ドットは白データとなる。

【００２５】以上の白データの挿入処理が、１ページの
最後の４ライン目まで続行され、最後の３ライン目にな
ると、前記図２(a) と同様に、１ライン通して白データ
イネーブルが有効になり、白データが７ラインＦＩＦＯ
に格納される。続く、最後の２ライン目、１ライン目に
対しても同様に１ライン通して白データイネーブルが有
効になり、白データが７ラインＦＩＦＯに格納される。

【００２６】以上の動作の結果、本実施例によれば、図
６に示したような、ソース画像データの境界処理、すな
わちソース画像データの上下左右の境界部に、適正な幅
の白ドットデータを挿入することができる。

【００２７】次に、本発明の第２実施例を、図３を参照
して説明する。図３は第２実施例の概略の構成を示すブ
ロック図である。図において、１ａはイメージセンサ等
からなる読取り部、２ａは圧縮器、１７は前記読取り部
から読取られた画像データに対して補正処理を行うＩＰ
Ｓ部である。その他の符号は、図１と同一または同等で
ある。

【００２８】本実施例は、読取り部１ａに特徴があるの
で、その詳細を図４を参照して説明する。図４は該読取
り部１ａの一具体例の構成を示すブロック図であり、２
１はＸa レジスタ、２２はＸb レジスタ、２３は第１の
比較器、２４は第２の比較器、２５はビデオクロックを
カウントするカウンタ回路、２６は排他的論理和回路で
ある。

【００２９】また、３１はＹa レジスタ、３２はＹb レ
ジスタ、３３は第３の比較器、３４は第４の比較器、３
５はラインシンクをカウントするカウンタ回路、３６は
排他的論理和回路である。また、３７は前記排他的論理
和回路２６、３６の出力および画像データを入力とする
論理積ゲートである。

【００３０】いま、該読取り部によって読取られる画像
データが図５に示されているような大きさであるとする
と、前記Ｘa レジスタ２１、Ｘb レジスタ２２の各々に
は、データＸ1 、Ｘ1 ＋Ｘ3 が記憶され、前記Ｙa レジ
スタ３１およびＹb レジスタ３２の各々には、データＹ
1 、Ｙ1 ＋Ｙ3 が記憶される。

【００３１】ここに、Ｘ1 、Ｙ1 はソース画像データの
境界部に付加する白データのドット数およびライン数で
あり、Ｘ3 、Ｙ3 はソース画像データの実読取り画像領
域のＸ、Ｙ方向のドット数およびライン数である。

【００３２】そこで、原稿データの読取り動作が開始さ
れると、排他的論理和回路２６の出力は、前記ビデオク
ロックのカウント値Ｘが、Ｘ≦Ｘ1 、Ｘ≧（Ｘ1 ＋Ｘ3
）の時にはＬレベル、Ｘ1 ＜Ｘ＜（Ｘ1 ＋Ｘ3 ）の時
にはＨレベルとなり、一方、排他的論理和回路３６の出
力は、前記ラインシンクのカウント値Ｙが、Ｙ≦Ｙ1 、
Ｙ≧（Ｙ1 ＋Ｙ3 ）の時にはＬレベル、Ｙ1 ＜Ｙ＜（Ｙ
1 ＋Ｙ3 ）の時にはＨレベルとなるので、前記論理積ゲ
ート３７の出力は、図５に示されているように、最初と
最後の３ラインは白データ、その間のラインはそれぞれ
最初と最後の３ドットは白データ、これらの間のドット
は画像データとなる。

【００３３】これらの画像データは、図３のＩＰＳ部１
７で各種の周知の補正処理をされた後圧縮器２ａで圧縮
され、一旦画像メモリ装置３ａに蓄積される。その後、
伸長器４ａで伸長され、ラインバッファ１２に格納さ
れ、パラシリ変換器１３、セレクタ１６を経て、７ライ
ンＦＩＦＯ５ａに送られる。

【００３４】したがって、該７ラインＦＩＦＯ５ａに
は、画像データの境界部に、所定の量の白データが付加
されたソース画像データが入力されることになり、補間
処理部７ａのスムージング処理を良好に行えるようにな
る。

【００３５】

【発明の効果】本発明によれば、補間処理部に送るソー
ス画像データの境界部に、補間処理に必要な白データを
挿入又は付加できるという効果がある。

【００３６】また、このため、該ソース画像データの境
界部での補間処理を良好に行うことができるという効果
がある。

【図面の簡単な説明】

【図１】 本発明の一実施例の構成を示すブロック図で
ある。

【図２】 図１の主要部の信号のタイミングチャートで
ある。

【図３】 本発明の第２実施例の構成を示すブロック図
である。

【図４】 第２実施例の読取り部の一具体例を示すブロ
ック図である。

【図５】 第２実施例の動作を説明するための説明図で
ある。

【図６】 本発明による境界処理の結果を示す図であ
る。

【図７】 本発明の全体の構成の概要を示すブロック図
である。

【図８】 本発明の全体の動作の概要を示すフローチャ
ートである。

【符号の説明】

５ａ…７ラインＦＩＦＯ、７ａ…補間処理部、１０ａ…
制御回路、１４、１５…ゲート回路、１６…セレクタ、
２１、２２…Ｘa 、Ｘb レジスタ、２３、２４…第１、
第２の比較器、２５…カウンタ回路、２６…排他的論理
和回路、３１、３２…Ｙa 、Ｙb レジスタ、３３、３４
…第３、第４の比較器、３５…カウンタ回路、３６…排
他的論理和回路、３７…論理積回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 利文 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ソース画像データに対して補間処理を行
   う画像処理装置において、 該ソース画像データの最初と最後の数ラインと、これら
   の間に存在する各ラインの最初と最後の数ドットに白ド
   ットデータを挿入又は付加する手段を具備し、 該ソース画像データの境界部での補間処理を良好に行え
   るようにしたことを特徴とする画像処理装置。