JPH07105144A - 回路化高分子誘電体パネルの積層化 - Google Patents

回路化高分子誘電体パネルの積層化

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JPH07105144A JP6142789A JP14278994A JPH07105144A JP H07105144 A JPH07105144 A JP H07105144A JP 6142789 A JP6142789 A JP 6142789A JP 14278994 A JP14278994 A JP 14278994A JP H07105144 A JPH07105144 A JP H07105144A
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Abstract

(57)【要約】 【目的】 パネル間におけるパッドとパッドとの電気接
続と共に、回路化高分子誘電体パネルの積層化方法を述
べる。 【構成】 パッド２１６とパッド２１６との電気接続
は、共晶形成システムの非共晶化学量論での組成によっ
て特徴づけられる接合金属の瞬間液相形成結合によって
提供される。システムの共融温度は、高分子誘電体２２
３の１次転移温度よりも低く、及び結合金属組成の融点
は高分子誘電体２２３の１次転移温度よりも高い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列プロセッサのパッケ
ージの構造に関し、特にプロセッサ、メモリ並びにプロ
セッサ素子とメモリ素子を搭載する専用のプリント回路
カード基板などの、複数のプリント回路カード基板を有
する並列プロセッサに関する。プリント回路カード基板
は、フレキシブル回路などの複数の回路化フレキシブル
・ケーブル基板に取付けられ、相互接続される。フレキ
シブル回路などの回路化フレキシブル・ケーブル基板
は、分離されたプリント回路カード基板を中央積層部を
介して接続する。この中央積層部はプロセッサ間、メモ
リ間、プロセッサ素子とメモリ素子間及びバスを介して
のプロセッサとメモリの内部相互接続を行い、及び積層
部を経て、フレキシブル回路からフレキシブル回路に延
びるバイアとスルー・ホールを介して通信を行う手段で
ある、層の間のＺ軸を提供する。本発明では、パッケー
ジにおける隣接する層の複数のパッド間の金属接合が提
供されている。金属接合は、製造不良が出ない範囲内の
プロセスで、瞬間液相接合によって形成される。
【０００２】
【従来の技術】並列プロセッサは、同じプログラムで互
いに協力可能な複数の互いに分離したプロセッサを有す
る。並列プロセッサは、多重命令多重データ（ＭＩＭ
Ｄ）と単一命令多重データ（ＳＩＭＤ）の設計に分類で
きる。
【０００３】多重命令多重データ（ＭＩＭＤ）の並列プ
ロセッサは、多数のメモリ・チップとメモリ階層でサポ
ートされる高速のマイクロプロセッサによって特徴づけ
られる個々の処理ノードを持つ。高性能中間ノード通信
コプロセッサ・チップは、他のマイクロプロセッサに対
して通信リンクを与える。各プロセッサ・ノードは、メ
ッセージ伝達機能である標準化ライブラリを通してアプ
リケーション・レベルで交信してオペレーティング・シ
ステム・カーネルを実行させる。ＭＩＭＤの並列プロセ
ッサにおいて、共用型及び分散型の両方のメモリ・モデ
ルがサポートされる。
【０００４】単一命令多重データ（ＳＩＭＤ）の並列プ
ロセッサは、単一の制御装置の制御を受け、相互通信装
置によって接続された複数の個々のプロセッサ素子を有
する。ＳＩＭＤマシンは、下記条件によって指定される
アーキテクチャを持つ。 １．マシンの演算処理素子の数。 ２．制御装置によって直接実行される命令の数。上記命
令数はスカラ命令とプログラム・フロー命令を含む。 ３．並列実行の全プロセッサ素子に対する制御装置によ
る命令同報通信の数。これはプロセッサ素子内のデータ
全体にかかわる能動プロセッサ素子によって実行され
る、算術、論理、データ経路指定、マスキング並びにロ
ーカル・オペレーションを含む。 ４．各マスクがプロセッサ素子の設定を割込み可能及び
割込み不可能なサブセットに分割するマスキング方式の
数。 ５．プロセッサ素子間の通信における相互接続ネットワ
ークにおいて設定されるパターンを指定するデータ経路
指定機能の数。
【０００５】ＳＩＭＤプロセッサは、何百もの固定小数
点データ・フローをサポートするために多数の特殊化さ
れたサポート・チップを持つ。命令は個々のノードの外
部から着信し、分散型メモリがサポートされる。
【０００６】並列プロセッサは、プロセッサとプロセッ
サ、プロセッサとメモリ間の通信のために、複雑且つ精
巧な相互通信ネットワークを必要とする。相互接続ネッ
トワークのトポロジは、静的或いは動的であることがで
きる。静的ネットワークは、プログラム実行中に変化し
ないポイントからポイントへの直接接続を形成する。動
的ネットワークは、並列プロセッサで実行中のプログラ
ムの通信必要条件に合致するように動的に再構成できる
交換チャネルで実行する。
【０００７】動的ネットワークは、多目的アプリケーシ
ョン並びに汎用アプリケーションに特に好まれる。動的
ネットワークはプログラム要求にもとづく通信パターン
を実行できる。動的ネットワーキングは、１つ以上のバ
ス・システム、多段式相互通信ネットワーク、クロスバ
ー・スイッチ・ネットワークによって与えられる。
【０００８】全ての並列プロセッサ、特に動的ネットワ
ークに重要なのは、相互接続回路のパッケージングであ
る。特に相互接続は、高速切換え、低信号減衰、低クロ
ストーク、低雑音を備えていなければならない。
【０００９】
【発明が解決しようとする課題】本発明は並列プロセッ
サに関し、特にプロセッサ、メモリ並びにプロセッサ素
子とメモリ素子を搭載する専用のプリント回路カード基
板などの、複数のプリント回路カード基板を有する並列
プロセッサに関する。プリント回路カード基板は、フレ
キシブル回路などの複数の回路化フレキシブル基板に取
付けられる。回路化フレキシブル基板は、比較的リジッ
ドな中央積層部を介して、分離されたプリント回路カー
ド基板を接続する。この中央積層部は、プロセッサ間、
メモリ間、プロセッサ素子とメモリ素子間、バスを経由
してのプロセッサとメモリの相互接続、及び通信のため
のＺ軸手段などの手段を提供する。
【００１０】並列プロセッサ・システムは、マイクロプ
ロセッサ及び複数のメモリ・モジュールなどの複数の分
離したプロセッサを有する。プロセッサとメモリは、Ｓ
ＩＭＤ、ＭＩＭＤなどの複数の相互接続トポロジの１つ
に配置できる。
【００１１】メモリ・モジュールとマイクロプロセッサ
は、ハイパーキューブの環状ネットワークのような様々
なトポロジを通して通信する。ただし、これは具体例で
あって他の方式を制限するものではない。これらの素子
間の通信形態は、様々な種類の物理的具体化がある。本
明細で述べる本発明の方法では、個々の論理素子及びメ
モリ素子はプリント回路カード基板上にある。これらの
プリント回路カード基板は、個々の回路化フレキシブル
基板の比較的リジッドな回路化された積層部から外部に
延びる回路化フレキシブル基板に順序よく取付け或いは
接続される。相互通信は積層部で実行されるスイッチ構
造体を通して与えられる。このスイッチ構造体は、各マ
イクロプロセッサを並列プロセッサの他の個々のマイク
ロプロセッサ、並びに個々のメモリ・モジュールに接続
し、図１で示される物理的構造、及び図２で示される論
理的構及び電気的構造を有する。
【００１２】特に電気的構造及び論理的構造の好ましい
物理的具体例が図１に多層スイッチ構造体として示され
ている。このスイッチ構造体は、各装置または対の装
置、すなわち、個々のマイクロプロセッサ、メモリ・モ
ジュールまたはマイクロプロセッサ素子及びメモリ素子
のそれぞれに対するフレキシブル回路２１の独立した層
を備える。データ線、アドレス線及び制御線を有するプ
レーナ回路は、個々のプリント回路カード基板２５にあ
り、フレキシブル回路２１を介して接続され、図１に示
される中央積層部であるフレキシブル回路２１のＺ軸回
路（バイア及びスルー・ホール）を介してフレックスの
他の層と交信する。図２にバス構造が示され、単一のバ
ス、例えば、データ・バスにはＡバス、Ｂバス或いはＯ
バスが有り、複数のメモリ装置がバスを経てＯＲゲート
によって表される４個のプロセッサに接続されている。
アドレス・バス、アドレス・デコーディング・ロジッ
ク、読出し／書込みロジックは図示されていない。ＯＲ
ゲートによって表される並列プロセッサ部、ＯＲゲート
への入力部、ＯＲゲートからの出力部は、積層化フレッ
クス構造体の積層部４１によって支えられる。
【００１３】
【課題を解決するための手段】構造的に並列プロセッサ
・パッケージ１１は、複数のプリント回路カード基板２
５に搭載されたマイクロプロセッサ集積回路チップ２９
ａのような、複数の集積回路チップ２９を有する。例え
ば、本発明の並列プロセッサ・パッケージ１１は、第１
のマイクロプロセッサ集積回路チップ２９ａを搭載する
第１のプロセッサ集積回路のプリント回路カード基板２
５と、第２のマイクロプロセッサ集積回路チップ２９ａ
を搭載する第２のプロセッサ集積回路のプリント回路カ
ード基板２５とを有する。
【００１４】複数のメモリ集積回路チップ２９ｂは互い
に相似性の構造体であり、並列プロセッサ・パッケージ
１１は複数のプリント回路カード基板２５に搭載された
複数のメモリ集積回路チップ２９ｂを有する。プロセッ
サ・チップの構造が同じである本発明の並列プロセッサ
・パッケージ１１は、第１のメモリ集積回路チップ２９
ｂを搭載する第１のメモリ集積回路のプリント回路カー
ド基板２５と、第２のメモリ集積回路チップ２９ｂを搭
載する第２のメモリ集積回路のプリント回路カード基板
２５を有する。
【００１５】機械的相互接続、電気的相互接続は、複数
のフレキシブル回路２１によって、異なるプリント回路
カード基板２５に搭載された集積回路チップ２９間で行
われる。これらの各々のフレキシブル回路２１は、信号
相互接続回路の接合部２１１、プリント回路カード基板
２５を支えるための端末部２１３、並びに接合部２１１
と端末部２１３との間にあるフレキシブル回路の拡張部
２１２とを有する。信号相互接続回路の接合部２１１
は、Ｚ軸回路においてＸ−Ｙのプレーナ回路２１４、並
びにバイア２１５とスルー・ホール２１７を有する。
【００１６】フレキシブル回路２１は、その信号相互接
続回路の接合部２１１で積層化されている。この相互接
続回路の接合部は、個々のフレキシブル回路２１の積層
で作られ、Ｘ軸、Ｙ軸、Ｚ軸の信号相互接続部をマイク
ロプロセッサ集積回路チップ２９ａとメモリ集積回路チ
ップ２９ｂとの間に有する。フレキシブル回路２１は、
接着接合によって物理的に積層化され、信号相互接続回
路の接合部２１１と、それから離れた位置にある端末部
２１３は、瞬間液相接合されてから、はんだで接合され
て電気的接続が行われる。
【００１７】本発明では個々のフレキシブル回路２１
は、独立したサブアセンブリである。これらのサブアセ
ンブリは、少なくとも１つの内部電源コアの電源面２２
１と、少なくとも１つの信号コアの信号面２２２、及び
これらの間に誘電体２２３の層を挟んだ積層部である。
誘電体２２３は、３．５より低い誘電率を持つ高分子誘
電体である。この高分子誘電体の材料にはポリイミド、
または過フルオロカーボン・ポリマ、または好ましい具
体例では高分子誘電体から成る複数フェーズ複合物など
がある。複数フェーズ複合物の誘電体は低誘電率を有
し、複合物内に膨らんで拡散する低い熱膨張係数を持つ
材料を有する。複合物は３．５より低い誘電率がよく、
好ましくは３．０より低く、特に好ましい実施例では
２．０より低いのがよい。これは低誘電率且つ低熱膨張
係数の充填材で充填された低誘電率の過フルオロカーボ
ン・ポリマのマトリックスの使用によって得られる。過
フルオロカーボン・ポリマは、過フルオロエチレン、過
フルオロアルコキシ及びこれらの共重合体から成るグル
ープから選ばれる。拡散させられる低誘電率の材料は、
低誘電率、低熱膨張係数を持つ微粒子の充填材である。
典型的な低誘電率の微粒子である充填材は、シリカ粒
子、シリカ球、空洞シリカ球、酸化アルミニウム、アル
ミニウム窒化物、ジルコニウム酸化物、チタン酸化物な
どから成るグループから選ばれる。
【００１８】電源コアの電源面２２１は、銅箔、モリブ
デン箔、または「ＣＩＣ」（銅−アンバー−銅）積層箔
であることができる。フレキシブル回路２１は、１Ｓ１
Ｐ（１つの信号面、１つの電源面）フレキシブル回路、
２Ｓ１Ｐ（２つの信号面、１つの電源面）フレキシブル
回路、または２Ｓ３Ｐ（２つの信号面、３つの電源面）
フレキシブル回路であることができる。
【００１９】フレキシブル回路２１は、その両端にプリ
ント回路カード基板２５を取付けるための２つの端末部
２１３、または唯一１つの端部にプリント回路カード基
板２５を取付けるための単一の端末部２１３の何れかを
有することができる。唯一１つの端部にプリント回路カ
ード基板２５を取付けるフレキシブル回路２１を採用す
る場合、唯一１つの端部に端末部２１３を各々が有する
対のフレキシブル回路２１は積層化され、積層化された
信号相互接続回路の接合部２１１は重複させられるが、
しかし、端末部２１３とフレキシブル回路の拡張部２１
２は、並列プロセッサ・パッケージの信号相互接続回路
の積層部４１の両端部から外部に延びる。
【００２０】本発明において、信号相互接続回路の接合
部２１１におけるフレキシブル回路２１のパッドとパッ
ドとの接合手段である、はんだ合金の組成は、均質の場
合、誘電体の１次転移温度より高い最終融点を持ち、且
つ誘電体の１次転移温度より低いシステム共融温度を持
つ。前述のはんだ合金は、システム共晶においてＡｕ成
分の多い一連のＡｕ層とＳｎ層であることができ、上記
合金は約２８０℃のシステム共融温度を持ち、且つ約４
００℃、好ましくは約５００℃より高い均質の合金融点
を持つ。Ｓｎは前述のようにＡｕ薄膜によって環境から
保護される。
【００２１】本発明によると、第１の回路化高分子パネ
ルのフレキシブル回路２１を第２の回路化高分子パネル
のフレキシブル回路２１に接合することが可能である。
ここにおいて各回路化高分子パネルのフレキシブル回路
２１は少なくとも１対で向かい合う、パネルとパネルの
電気的接合のための電気導電性のパッド２１６を有す
る。本発明の方法では、金属接合のために向かい合うパ
ッド２１６上に、ある種の金属が付着される。ＡｕとＳ
ｎなどの選択された金属が、共晶を形成可能である。金
属は非共晶化学量論で付着される。回路化高分子パネル
の複数のフレキシブル回路２１間において加圧中にアセ
ンブリは加熱され、接合される。回路化高分子パネルの
フレキシブル回路２１は、高分子誘電体または接着材の
１次転移温度（例えば、ガラス転移温度または融点）よ
り高い温度で加熱される。共晶形成システムの共融温度
は、接合に用いられる高分子誘電体の１次転移温度（例
えば、ガラス転移温度または融点）より低い。しかしな
がら、付着における実際の化学量論は非共晶であり、均
質にされた金属組成の融点は接合に用いられる高分子の
融点より高い。本発明の好ましい典型的な具体例では、
共晶形成システムは、Ａｕ−Ｓｎであり、高分子誘電体
の１次転移温度（例えばガラス転移温度または融点）は
Ａｕ−Ｓｎシステムの共融温度より高く、形成される均
質のＡｕ−Ｓｎ合金の融点より低い。本発明では、処理
または保管中のＳｎの酸化防止のために、Ａｕの薄膜ま
たはフラッシュ・メッキがＳｎ上に施される。
【００２２】本発明の実施例では、回路化高分子誘電体
パネルの複数のフレキシブル回路２１間において、パッ
ド２１６とパッド２１６との電気的接続をもたらす、フ
レキシブル回路２１の積層部４１が提供される。このパ
ッド２１６とパッド２１６との電気的接続は、共晶形成
システムの非共晶化学量論の組成によって特徴づけられ
た接合金属の瞬間液相形成接合によってもたらされる。
システムの共融温度は、高分子誘電体の１次転移温度
（例えば、ガラス転移温度または融点）より低く、且つ
均質の接合金属組成の最終融点は、高分子誘電体の１次
転移温度よりも高い。この典型的な具体例の好ましい実
施例では接合金属は、Ａｕ成分の高いＡｕ−Ｓｎ合金で
ある。Ａｕ−Ｓｎ合金の原子比率Ａｕ／［Ａｕ＋Ｓｎ］
は少なくとも約０．６、好ましくは約０．８乃至０．９
であることがよい。
【００２３】
【実施例】ここで説明する本発明の内容は、並列プロセ
ッサ１と複数の集積回路チップ２９とを有する並列プロ
セッサ・パッケージ１１に関する。集積回路チップ２９
は、例えば後で説明するフレキシブル回路２１の積層部
４１を介して接続され、プリント回路カード基板２５に
搭載された、好ましくは高度なマイクロプロセッサ集積
回路チップ２９ａ並びにメモリ集積回路チップ２９ｂで
ある。同類の構造体を組立てる、その構造と方法は、並
列プロセッサ、個々のフレックス・コネクタ上のメモリ
・バンクまたは分別メモリ・バンクでのバンク切換えメ
モリ及び濃密に内部接続されたネットワークにおけるフ
レックス・ケーブルとフレックス・ケーブルとの接続に
おいて有用である。
【００２４】高度のマイクロプロセッサ、例えばパイプ
ライン・システムのマイクロプロセッサ及びＲＩＳＣ
（reduced instruction set computer）のマイクロプロ
セッサは、チップ・レベルの集積化及びチップ・レベル
の回路密度化を著しく増加させた。やがて、これらの高
度のマイクロプロセッサは、パッケージの低レベルのマ
イクロプロセッサとの接続において、密度の濃い配線と
相互接続数の増大を必要とさせた。更に高度のマイクロ
プロセッサが多重プロセッサ構成、すなわち、ＳＩＭＤ
及びＭＩＭＤのような並列プロセッサと組合わされる場
合、性能、論理密度、メモリ密度、Ｉ／Ｏパッケージン
グを含む回路密度のこれら全てにおいて更に高レベルが
必要とされる。
【００２５】本発明の基本構造である並列プロセッサ・
パッケージ１１、例えば、ＳＩＭＤまたはＭＩＭＤであ
る並列プロセッサは、積層スイッチ構造体である積層部
４１を介して互いに交信する複数のマイクロプロセッサ
集積回路チップ２９ａと複数のメモリ集積回路チップ２
９ｂとから組立てられる。この積層スイッチ構造体は並
列プロセッサ１において、個々のマイクロプロセッサ集
積回路チップ２９ａを互いに接続、更にそれぞれのメモ
リ集積回路チップ２９ｂと接続させ、図２で示されるよ
うに論理的構造、電気的構造を有する。
【００２６】積層スイッチ構造体：本発明の並列プロセ
ッサ・パッケージ１１は、キャリア、コネクタ及びＩ／
Ｏを単一のパッケージに統合する。単一のパッケージ
は、分離している複数のフレキシブル回路２１間でＺ軸
の信号と電源を接続するための、キャリア・クロス・セ
クションの積層部４１を有し、その形成のためにまとめ
て積層されて組込まれる、多重回路であるフレキシブル
回路２１を有する。分離したサブアセンブリを図３に示
す。
【００２７】並列プロセッサ・パッケージ１１の物理的
具体化は、膨大な並列プロセッサ・システムの現プリン
ト回路カード基板技術を改良し、高密度配線のプリント
回路カード基板技術を利用して高性能、且つ低コストの
利点を提供する。中央スイッチ、或いはリジッド部と称
する積層部４１と、外部に延びるフレキシブル回路２１
（メモリ集積回路チップ２９ｂと論理モジュールである
マイクロプロセッサ集積回路チップ２９ａとを支えるプ
リント回路カード基板２５への接続機構）の両方は、ク
ロス・セクションのようなプリント回路カード基板、及
び低誘電率であるポリマ基板によって特徴づけられる。
【００２８】この電気的構造体、論理的構造体の物理的
具体化には、図１で示される多層の積層スイッチ構造体
も含まれる。上記スイッチ構造体は、個々のプリント回
路カード基板２５、或いは対のプリント回路カード基板
２５のそれぞれに対し、分離された層であるフレキシブ
ル回路２１を与える。各々のプリント回路カード基板２
５は、マイクロプロセッサ集積回路チップ２９ａ、メモ
リ集積回路チップ２９ｂ、Ｉ／Ｏ、並びにマイクロプロ
セッサ素子及びメモリ素子を支える。データ線、アドレ
ス線、制御線などを有するプレーナ回路２１４はフレキ
シブル回路２１上にあり、図３に示すように中央部の積
層部４１のバイア２１５及びスルー・ホール２１７を介
して他の層のフレキシブル回路２１と通信する。
【００２９】積層フレックス設計は、並列プロセッサ・
パッケージ１１から例えば２５０００もの多数のＩ／Ｏ
をもたらし、単一のパネルから外部に延びる独立したフ
レックス・ケーブルの製作、位置合わせ及び接合などの
必要性を排除する。従来のプレーナ・パネルは、本発明
の統合された軟／硬／軟、または硬／軟のケーブルの接
続性に対して、何倍もの大きい形状である。
【００３０】中央積層スイッチ部で接合されたフレック
ス・カード・キャリア：本発明の並列プロセッサ・パッ
ケージ１１は、積層中央スイッチすなわちスイッチ部で
ある積層部４１と、そこから外部に延びるフレキシブル
回路２１とを接合し、末端にプリント回路カード基板２
５を有し、その上に集積回路チップ２９として統合され
た回路素子であるマイクロプロセッサ集積回路チップ２
９ａとメモリ集積回路チップ２９ｂとを搭載する。
【００３１】今まではフレックス・ケーブルとフレック
ス・キャリアは、１つまたは２つの面、すなわちキャリ
アの上面または上面と下面に統合されて取付けられてい
た。しかしながら、本発明ではフレキシブル回路２１
は、複数にスタックされた１つの積層部のフレキシブル
回路２１として、中央スイッチまたはキャリア構造体に
統合化されている。中央領域の接合部２１１において、
フレキシブル回路２１の選択された積層の領域では、リ
ジッド積層キャリアである積層部４１が形成される。こ
の積層領域の積層部４１は、複数のフレキシブル回路２
１間にＺ軸の回路線を有する。
【００３２】フレキシブル回路２１の個々の層は内部伝
導体、すなわち、内部の電源面２２１と内部の信号面２
２２とを有する。更に高Ｉ／Ｏ密度、高配線密度並びに
高回路密度による範囲の狭い寸法許容差に対応するため
に、個々のサブアセンブリの熱膨張係数（ＣＴＥ）を慎
重に管理することが必要である。ＣＴＥの管理は誘電体
２２３の層が積層するモリブデン箔、または銅／アンバ
ー／銅箔などの、適切なＣＴＥを持つ内部の金属伝導体
である電源面２２１を使用することによって果たされ
る。
【００３３】中央積層セクションの積層部４１から外部
に延びるフレキシブル回路２１と、バイア２１５とスル
ー・ホール２１７との組合わせは、回路化フレックスが
これらの穴を通って分離された層であるフレキシブル回
路２１と電気的接続を行うための配線拡張が容易とな
り、チップ・キャリアにかかわるフートプリント数を減
らすことができる。
【００３４】この構造は、並列プロセッサ、特に多量の
並列プロセッサの場合、及び濃密に内部接続されたシス
テムにおいて多くの利点を提供する。他の利点として、
更に小型のチップ・キャリアが可能であり、拡張の容易
性、信号伝送長さの減少、チップ・キャリアとフレック
ス間の接合の不連続性の減少、チップ・キャリアとフレ
ックスの単一の構成要素による信頼性の改良などがあ
る。
【００３５】並列プロセッサ・パッケージの設計は、全
てが垂直（Ｚ軸）接続であることが必要とされ、これは
接合合金の結合によって得られる。例えばＡｕ／Ｓｎ
と、過フルオロポリマのような有機誘電体とを瞬間液相
接合して積層回路パネルとし、一方で、パネルのフレキ
シブル回路２１の外部に延びる端部の拡張部２１２と端
末部２１３は接合されないので、これらは回路化フレッ
クス・ケーブルとして機能することになる。この柔軟性
すなわち屈曲性が、プリント回路カード基板２５と積層
部４１とを互いに遠隔に置くことを可能とする。
【００３６】特殊化されたカード基板：本発明の並列プ
ロセッサ・パッケージは、フレキシブル素子上に様々な
組合わせの素子の搭載を可能とする。特にフレキシブル
回路の端末に置かれたプリント回路カード基板は、従来
のプレーナ・マザーボードの拡張スロットに取付けられ
たプリント回路カード基板と同類である。フレキシブル
回路の端部にあるカード基板は、高度なＩ／Ｏ微細リー
ド・ピッチＴＡＢなどのテープ自動接合（ＴＡＢ）を含
むことができる。
【００３７】他では、微細ピッチ・プラスチック及びセ
ラミック面搭載パッケージなどの面搭載回路を利用でき
る。
【００３８】また、高Ｉ／Ｏ域アレイはんだボール接続
方式も使用できる。このような高Ｉ／Ｏ域アレイはんだ
ボール接続チップは、カード上に搭載され、やがてフレ
キシブル・ケーブルに搭載されることになる。
【００３９】本発明の他の実施例では、基板上にチップ
を接着して相互接続する方法が使用できる。
【００４０】構造上の設計と組立て：本発明の好ましい
実施例では、拡張スロットと同種類であってカード・キ
ャリアとして使用される積層部、及びフレキシブル回路
の中央スイッチ部は、単一の構成要素である。これは構
造体の層間の接着を選択的に限定、且つ制御することに
よって得られる。上記層は、（１）分離した２Ｓ３Ｐ
（２つの信号面、３つの電源面）構造体、或いは（２）
分離した２Ｓ３Ｐ（２つの信号面、３つの電源面）と２
Ｓ１Ｐ（２つの信号面、１つの電源面）との組合わせの
構造体のいずれかである。
【００４１】接着処理が行われるパネル領域は、図２で
示されるように一緒に積層化されて積層部４１を形成す
る。接着処理が行われない領域は、フレキシブル回路２
１である。マイクロプロセッサ・チップ或いはメモリ・
チップを支える取外し可能または固定できるカードは、
外部に延びるフレックスのセグメントによって支えられ
る。
【００４２】本発明の１つの方法によると、銅／アンバ
ー／銅（ＣＩＣ）の電源面２２１などの低い熱膨張係数
（ＣＴＥ）を有する３層の金属箔は、過フルオロカーボ
ン・ポリマ・シートの誘電体２２３に挟まれて積層化さ
れる。積層化によって回路化され、フレキシブル回路２
１を形成する。特にＣｒをスパッタした１ミル（０．０
２５ｍｍ）厚で１４．５×１０．０インチ（３５５．２
６×２５４ｍｍ）の固体の銅／アンバー／銅パネルを、
２枚のRogers２８００ＰＦＡ誘電体シート、または同種
類の誘電体シート間に挟み込む。積層化は例えばＮ2 な
どの無反応雰囲気中で約３９０℃、圧力１７００ｐｓ
ｉ、３０分間で行われる。金属層、金属箔及び金属膜は
積層化されて基板となり、磁界を制御し且つ層の間の電
磁シールドをもたらす。追加の誘電体シートが、例えば
回路化後に上記構造体の片面または両面に積層される。
【００４３】引続きサブアセンブリが一般に低圧力で一
緒に積層化されるが、そうでない場合は前述の条件下で
行われる。この理由はコア積層化が、例えば約３００ｐ
ｓｉ以上のかなり高圧で行われる場合は誘電体を高密度
にし、一方、約３００ｐｓｉ以下で行われる場合は誘電
体を高密度にしないからである。多層の積層化範囲は限
定されるので管理された接着が選択的に行われる。これ
は、好ましくは接着材の種類の選択によって得られ、代
替としてマスキングが実行される。つまり、一緒に積層
化されない部分、すなわち、外部に延びるフレックスと
して残る部分は、高融点の過フルオロアルコキシでマス
キング、またはコーティングして選択的に接着を制御す
る。
【００４４】バイア、スルー・ホール及びメッキされた
スルー・ホールの製作について説明する。本発明の並列
プロセッサ・パッケージの積層部すなわち「スイッチ」
部のＺ軸集約的設計は、パッケージの製作に特別の注意
を払う必要がある。特にバイアとスルー・ホールが重要
である。
【００４５】２つの接合金属が本発明の構造体を提供す
るために使用できる。そのような構造体の１つは、高電
気導電性、且つ脱着可能な接続に使用される樹状Ｐｄで
ある。樹状Ｐｄは、プリント回路カード基板のフレキシ
ブル回路への接合に使用できる。Ａｕ／Ｓｎなどの、は
んだ付けまたは瞬間液相接合方法が伝導体パッドと積層
部の領域とを金属的に接合するのに使用される。
【００４６】瞬間液相接合の場合、スルー・ホール（一
般に４ミル（０．１ｍｍ）直径）とブラインド・バイア
（一般に６ミル（０．１５ｍｍ）直径）は、Ａｕ／Ｓｎ
金属でメッキされる。
【００４７】フレックスの中央積層部１３は、複数のフ
レキシブル回路２１間で相互接続切換えを与え、瞬間液
相接合のためにＡｕ／Ｓｎでメッキを施される。
【００４８】本発明の方法によると、Ａｕ／Ｓｎはフレ
キシブル回路２１の接合部２１１上に選択的に電気めっ
きされる。これは、例えば並列プロセッサ・パッケージ
１１の硬い中央部の積層部４１の積層化領域であるＣｕ
パッド２１６に接合するためである。次にＳｎは、Ａｕ
の薄い酸素隔膜層でフラッシュ・メッキされる。
【００４９】積層部の製作過程において、積層化は並行
プロセスである。すなわち、高分子誘電体パネル、例え
ばフレックス・パネルの個々のフレキシブル回路２１
は、好ましくは電気的相互接続と同じプロセス・ステッ
プで同時に積層化される。
【００５０】高分子誘電体パネルの個々のフレキシブル
回路２１は、各層が適切に面接合できるように、加熱さ
れた圧力下において接着プロセスで積層化される。プロ
セスは、高分子誘電体パネルの複数のフレキシブル回路
２１間にある１枚の接着性の異質の層で実行される。こ
れは１枚のポリイミド接着層、または高分子誘電体の接
着基面の熱と圧縮性のフロー、或いは両方の組合わせに
よって実行される。接着接合は温度と圧力の連続によっ
て行われる。接着材或いは高分子誘電体は、ガラス転移
温度より高い温度で加熱され、及び圧力下において溶融
温度よりも高い随意の温度で加熱して複数のフレキシブ
ル回路２１間において接合を形成する。
【００５１】電気的相互接続は、サブアセンブリの対の
パッドの向かい合う面の金属接合によって行われる。パ
ッドとパッドとの金属接合は、層数が少ない場合及び回
路密度が低い場合に適しているが、積層数が多く及び回
路密度が高い場合、隣り合う金属接合された対のパッド
間のブリッジングはかなり制約される。各層の連続する
積層化は、先に形成したはんだ接合を溶融して再流動す
ることになり、隣り合う領域において短絡を引起こす原
因になる。
【００５２】本発明によると、瞬間液相接合がサブアセ
ンブリの電気的相互接続のために利用される。瞬間液相
接合に関しては、James R．WilcoxとCharles G．Woychi
k らによる米国特許第５０３８９９６号「BONDING OF M
ETALLIC SURFACES」、及びCharles R．Davis、Richard
Hsiao、James R．Loomis、Jae M．Park、及びJonathan
D．Reidらによる米国特許出願第５３６１４５号の「AU-
SN TRANSIENTLIQUID BONDING IN HIGH PERFORMANCE LAM
INATES」、（１９９０年６月１１日出願）に記載されて
おり本明細書でも参考としている。
【００５３】瞬間液相接合は、互いに面するパッド上に
共晶を形成可能な金属の化学量論である非共晶を付着さ
せることを含む、拡散接合技術である。電気導電性の金
属、例えばＣｕ、Ａｇ或いはＡｕで形成されるパッド
は、共晶形成金属において化学量論的に非共晶組成でコ
ーティングされ、互いに物理的接触をさせて共融温度よ
り高い温度で加熱する。これにより、最初に共晶＋固体
の溶融形態となる。しかしながら、この溶融は速く凝固
する。これは金属の融点が高いことと、高溶融である相
の融解物への拡散による。この流体の凝固は、向かい合
うパッド間の金属接合を形成する。瞬間液相接合はフラ
ックスなしで、接合に僅かな接合材を用いて得られる。
【００５４】本発明ではシステムにかかわる共融温度
は、接合に用いられる接着材或いは高分子誘電体の融点
より低い。一方、結果として形成される金属組成の融点
は、接合に用いられた接着材或いは高分子誘電体の融点
より高い。
【００５５】本発明の好ましい方法では、Ａｕ／Ｓｎ共
晶のＡｕ成分の多いＡｕ／Ｓｎ合金が結合合金として使
用される。本発明の好ましい具体例ではＡｕ／Ｓｎ合金
の原子比率Ａｕ／［Ａｕ＋Ｓｎ］は、金属間固体ＡｕＳ
ｎ＋ＡｕＳｎ2 に相当する、少なくとも約０．６、好ま
しくは約０．８乃至０．９である。
【００５６】積層化プロセスの低加熱速度特性で、Ａｕ
／Ｓｎ合金は最初に、例えば、Ａｕ−Ｓｎの共融温度２
８０℃の低温度で共晶融解物を形成する。しかしなが
ら、付加の溶融物への金の拡散によって融点は上がる。
最終的には、引続く層の積層化において、高分子の接着
温度における時間経過と共に、更に融解物への金の拡散
が生じ、後のプロセスで得られるどの温度よりも融点が
高い非共晶のＡｕ／Ｓｎ合金が形成される。これはブリ
ッジングを避け、及びもろい合金が形成されることを阻
止することになる。
【００５７】接着材或いは高分子誘電体の融点は、Ａｕ
−Ｓｎシステムの共融温度よりも高いが、しかし、Ａｕ
／Ｓｎ合金が形成される融点よりも低い。この結果、後
のプロセスにおいて金属接合が溶解または流動すること
はない。
【００５８】Ａｕ−Ｓｎ状態図は平衡状態図であり、相
移動動態は瞬間液相接合で形成される相及び相組成を実
質的に決めることに注目されたい。
【００５９】瞬間液相接合において、Ａｕが両方のＣｕ
上にめっきされ、１つのＡｕ面の上部にＳｎ面が続く。
１実施例においてＡｕは、酸性のｐＨ（例えば、およそ
ｐＨ＝５．５）において約８ｇ／リットル乃至３２ｇ／
リットルのＡｕ（主成分は金）を含むシアン化物金塩溶
液で電気めっきされる。次にＳｎが２つのＡｕ層の１つ
の上部に電気めっきされる。例えば約８ｇ／リットル乃
至１２ｇ／リットルの硫酸第１スズ（錫）を含むメタン
スルホン酸溶液においてである。次に並列積層化と相互
接続が行われ、その条件は圧力が約２００ｐｓｉ乃至５
００ｐｓｉ、温度は一般に約２８０℃乃至３９０℃、好
ましくは、２７５℃乃至３００℃である。
【００６０】Ａｕ／Ｓｎ合金に関する瞬間液相接合を述
べたが、勿論、Ｓｎ／Ｂｉ合金のような他の金属も利用
できることを理解されたい。
【００６１】Ａｕ−ＳｎシステムにおいてＳｎは、空気
と液体（電着溶液を含む）の両方によって侵されやす
い。これはＳｎの持久力に対して非常に影響し、金属接
合においてかなり満足な金属を得るために、メッキ後に
比較的に速い積層化を必要とさせる。
【００６２】そのため本発明では関連する不活性酸素境
界層の金属、特にＳｎの上部にＡｕなどの電気めっきま
たは膜が与えられる。これは、下部にある金属のＳｎを
維持及び取扱い中における酸化から保護する。このよう
にＡｕ−Ｓｎシステムでは、Ａｕの薄膜がＳｎの上部に
存在する。これが処理中において、Ｓｎ層を表面酸化か
ら保護する。Ａｕ層は、Ｓｎに薄いＡｕの保護層を重ね
めっきすることによって形成できる。
【００６３】以上のことから、Ａｕの薄層によってＳｎ
を酸化防止することが必要である。約３０マイクロイン
チ厚乃至６０マイクロインチ厚、例えば、重量９９．９
７％を超える高純度のＡｕ層はＳｎへの酸素浸透を防
ぐ。Ａｕコーティングは、例えば、電気めっきなどの順
応整合性のコーティングである。
【００６４】必要な順応整合性を持たせるために、Ｓｎ
の材料の前処理、すなわち、ホット・プラギングの実施
が必要である。すなわち、Ａｕ電気めっき溶液に接する
または浸す前にＳｎの１部に電位が与えられる。これを
ホット・プラギングと称する。ホット・プラギングは、
Ａｕ電気めっき溶液中でのＳｎの溶解を排除し、非付着
性のＳｎ酸化物ベース上にＡｕの多孔性のめっきがされ
ることを排除する。
【００６５】Ｓｎが置かれる条件は、銀／銀の塩化物電
極において少なくとも約０．７３Ｖの電位、及び電気め
っき溶液温度は少なくとも約華氏１４０度（６０℃）、
電流密度は少なくとも約３Ａ／ｆｔ2 である。
【００６６】本発明によると、Ａｕの薄層がＳｎ上に電
気めっきされる。これはＳｎを外部から保護し、瞬間液
相接合プロセス中に直ちに溶解するようにである。
【００６７】本発明の方法によってパッドとパッド間を
電気的接続する回路化された高分子誘電体パネルの積層
化が提供される。パッド間の電気的接続は共晶形成シス
テムの非共晶化学量論の組成によって特徴づけられる接
合金属の結合を形成する瞬間液相によって与えられ、共
融温度は高分子誘電体の融点よりも低く、接合金属組成
の融点は高分子誘電体の融点よりも高い。好ましい具体
例では接合金属組成の融点は、高分子誘電体の融点より
高い。
【００６８】接着性の異質層が個々の高分子誘電体層の
間に存在する他の代替例においては、共融温度は接着材
の融点または熱硬化温度よりも低く、接合金属組成の融
点は接着材の融点よりも高い。好ましい具体例では、接
合金属組成の融点は接着材の融点より高い。
【００６９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００７０】（１）複数のプロセッサ集積回路チップ、
複数のメモリ集積回路チップ並びにこれらの間の信号相
互接続回路手段を有する並列プロセッサであって、 ａ．第１のプロセッサ集積回路チップを搭載した第１の
プロセッサ集積回路のプリント回路カード基板と、 ｂ．第２のプロセッサ集積回路チップを搭載した第２の
プロセッサ集積回路のプリント回路カード基板と、 ｃ．第１のメモリ集積回路チップを搭載した第１のメモ
リ集積回路のプリント回路カード基板と、 ｄ．第２のメモリ集積回路チップを搭載した第２のメモ
リ集積回路のプリント回路カード基板と、 ｅ．電源コア、信号コア及びこれらの間の誘電体の層と
を有する複数の分離されたフレキシブル回路とを有し、
更に、 ｉ）Ｚ軸回路において、Ｘ−Ｙプレーナ回路、バイア、
スルー・ホールとを有する信号相互接続回路部と、 ｉｉ）プリント回路カード基板を接合するための手段を
有する端末部と、 ｉｉｉ）上記信号相互接続回路部と上記端末部間にフレ
キシブル回路部とを有し、 ｆ．信号相互接続回路本体部はプロセッサ集積回路チッ
プとメモリ集積回路チップ間にＸ軸、Ｙ軸、Ｚ軸の信号
相互接続を有し、信号相互接続回路部において上記フレ
キシブル回路の積層部を有し、上記フレキシブル回路
は、接着結合による物理的接続で積層化され、その信号
相互接続回路部及び離れた位置にある端末部は、はんだ
結合によって電気的接続され、 ｇ．上記はんだ結合手段は金とスズの合金で形成され、
その組成は誘電体の１次転移温度より高い均質の合金の
融点を持ち、且つ誘電体の１次転移温度より低い共融温
度を持ち、上記はんだ結合は、１対の向かい合う付着物
によって形成され、少なくとも上記付着物の一方はＳｎ
を有し、及び上記付着物の両方はＡｕ面を有している、
並列プロセッサ。 （２）はんだ合金は金とスズの合金であり、システム共
晶ではＡｕ成分の多い組成、並びに約２８０℃のシステ
ム共融温度、及び約４００℃より高い均質の合金の融点
を持つ、上記（１）記載の並列プロセッサ。 （３）各々の回路化高分子パネルは、互いの電気的相互
接続のために少なくとも向き合う１対の電気導電性のパ
ッドを有し、第１の回路化高分子パネルを第２の回路化
高分子パネルに接合するための方法であって、 ａ．付着物がＳｎ層上にＡｕ障壁層を形成し、上記Ａｕ
とＳｎの金属は共晶形成システムであり、及び非共晶化
学量論でのＡｕとＳｎの金属を上記向き合う１対の電気
導電性のパッドに電着させる方法と、 ｂ．パネル間を結合するために回路化高分子パネルを加
圧、加熱する方法とを含み、ここにおいて上記パネル
は、高分子誘電体の１次転移温度より高い温度で加熱さ
れ、共晶形成システムの共融温度は、結合に用いられる
高分子誘電体の１次転移温度より低く、及び金属組成の
融点は結合に用いられる高分子誘電体の１次転移温度よ
りも高い、結合方法。 （４）Ａｕ−Ｓｎ合金は、少なくとも約０．８の原子比
率Ａｕ／［Ａｕ＋Ｓｎ］であることを特徴とする、上記
（３）記載の方法。 （５）各々の回路化高分子パネルが互いの電気的相互接
続のために少なくとも向き合う１対の電気導電性のパッ
ドを有し、第１の回路化高分子パネルを第２の回路化高
分子パネルに接合するための方法であって、 ａ．ＡｕとＳｎの金属は共晶形成システムであり、均質
の場合、非共晶化学量論を有し、Ｓｎが環境に晒されな
いようにＳｎ上にＡｕが付着されるよう、ＡｕとＳｎの
金属を上記向き合う１対の電気導電性のパッドに電着さ
せる方法と、 ｂ．少なくとも１つの回路化高分子パネル上に接着材を
与える方法と、 ｃ．パネル間を結合するために回路化高分子パネルを加
圧、加熱する方法とを含み、ここにおいて上記パネル
は、接着材の１次転移温度より高い温度で加熱され、共
晶形成システムの共融温度は、結合に用いられる接着材
の１次転移温度より低く、及びＡｕ−Ｓｎの金属組成の
均質の合金の融点は結合に用いられる接着材の１次転移
温度よりも高い、結合方法。 （６）Ａｕ−Ｓｎ合金は、少なくとも約０．８の原子比
率Ａｕ／［Ａｕ＋Ｓｎ］であることを特徴とする、上記
（５）記載の方法。 （７）Ａｕの電気めっきをホット・プラギングすること
を含む、上記（３）記載の方法。 （８）電位０．７３Ｖ且つ少なくとも電流密度３Ａ／ｆ
ｔ2 の条件でＡｕの電気めっきをホット・プラギングす
ることを含む、上記（７）記載の方法。 （９）Ａｕの電気めっきをホット・プラギングすること
を含む、上記（５）記載の方法。 （１０）電位０．７３Ｖ且つ少なくとも電流密度３Ａ／
ｆｔ2 の条件でＡｕの電気めっきをホット・プラギング
することを含む、上記（９）記載の方法。
【００７１】
【発明の効果】この構造は、並列プロセッサ、特に多量
の並列プロセッサの場合、及び濃密に内部接続されたシ
ステムにおいて多くの利点を提供する。他の利点とし
て、更に小型のチップ・キャリアが可能であり、拡張の
容易性、信号伝送長さの減少、チップ・キャリアとフレ
ックス間の接合の不連続性の減少、チップ・キャリアと
フレックスの単一の構成要素による信頼性の改良などが
提供される。
【図面の簡単な説明】
【図１】本発明の並列プロセッサ・パッケージの機構及
び構造上の機能の概要を示す図である。
【図２】固定されない部分をもつ積層部を形成する、フ
レキシブル回路の積層化を示す図である。
【図３】プリント回路カード基板を接続するためのＰｄ
樹状の面回路、及び積層化される部分に接合金属、バイ
ア、スルー・ホールを有する、本発明のフレキシブル回
路の透視図を示す図である。
【符号の説明】
１ 並列プロセッサ １１ 並列プロセッサ・パッケージ １３ 中央積層部 ２１ フレキシブル回路 ２５ プリント回路カード基板 ２９ 集積回路チップ ２９ａ マイクロプロセッサ集積回路チップ ２９ｂ メモリ集積回路チップ ４１ 積層部 ２１１ 接合部 ２１２ 拡張部 ２１３ 端末部 ２１４ プレーナ回路 ２１５ バイア ２１６ パッド ２１７ スルー・ホール ２２１ 電源面 ２２２ 信号面 ２２３ 誘電体
フロントページの続き (72)発明者 ジャイナル・アベディン・モラ アメリカ合衆国、ニューヨーク州エンディ コット、グリーン・メドウ・レーン 1177

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】複数のプロセッサ集積回路チップ、複数の
    メモリ集積回路チップ並びにこれらの間の信号相互接続
    回路手段を有する並列プロセッサであって、 ａ．第１のプロセッサ集積回路チップを搭載した第１の
    プロセッサ集積回路のプリント回路カード基板と、 ｂ．第２のプロセッサ集積回路チップを搭載した第２の
    プロセッサ集積回路のプリント回路カード基板と、 ｃ．第１のメモリ集積回路チップを搭載した第１のメモ
    リ集積回路のプリント回路カード基板と、 ｄ．第２のメモリ集積回路チップを搭載した第２のメモ
    リ集積回路のプリント回路カード基板と、 ｅ．電源コア、信号コア及びこれらの間の誘電体の層と
    を有する複数の分離されたフレキシブル回路とを有し、
    更に、 ｉ）Ｚ軸回路において、Ｘ−Ｙプレーナ回路、バイア、
    スルー・ホールとを有する信号相互接続回路部と、 ｉｉ）プリント回路カード基板を接合するための手段を
    有する端末部と、 ｉｉｉ）上記信号相互接続回路部と上記端末部間にフレ
    キシブル回路部とを有し、 ｆ．信号相互接続回路本体部はプロセッサ集積回路チッ
    プとメモリ集積回路チップ間にＸ軸、Ｙ軸、Ｚ軸の信号
    相互接続を有し、信号相互接続回路部において上記フレ
    キシブル回路の積層部を有し、上記フレキシブル回路
    は、接着結合による物理的接続で積層化され、その信号
    相互接続回路部及び離れた位置にある端末部は、はんだ
    結合によって電気的接続され、 ｇ．上記はんだ結合手段は金とスズの合金で形成され、
    その組成は誘電体の１次転移温度より高い均質の合金の
    融点を持ち、且つ誘電体の１次転移温度より低い共融温
    度を持ち、上記はんだ結合は、１対の向かい合う付着物
    によって形成され、少なくとも上記付着物の一方はＳｎ
    を有し、及び上記付着物の両方はＡｕ面を有している、
    並列プロセッサ。
  2. 【請求項２】はんだ合金は金とスズの合金であり、シス
    テム共晶ではＡｕ成分の多い組成、並びに約２８０℃の
    システム共融温度、及び約４００℃より高い均質の合金
    の融点を持つ、請求項１記載の並列プロセッサ。
  3. 【請求項３】各々の回路化高分子パネルは、互いの電気
    的相互接続のために少なくとも向き合う１対の電気導電
    性のパッドを有し、第１の回路化高分子パネルを第２の
    回路化高分子パネルに接合するための方法であって、 ａ．付着物がＳｎ層上にＡｕ障壁層を形成し、上記Ａｕ
    とＳｎの金属は共晶形成システムであり、及び非共晶化
    学量論でのＡｕとＳｎの金属を上記向き合う１対の電気
    導電性のパッドに電着させる方法と、 ｂ．パネル間を結合するために回路化高分子パネルを加
    圧、加熱する方法とを含み、ここにおいて上記パネル
    は、高分子誘電体の１次転移温度より高い温度で加熱さ
    れ、共晶形成システムの共融温度は、結合に用いられる
    高分子誘電体の１次転移温度より低く、及び金属組成の
    融点は結合に用いられる高分子誘電体の１次転移温度よ
    りも高い、結合方法。
  4. 【請求項４】Ａｕ−Ｓｎ合金は、少なくとも約０．８の
    原子比率Ａｕ／［Ａｕ＋Ｓｎ］であることを特徴とす
    る、請求項３記載の方法。
  5. 【請求項５】各々の回路化高分子パネルが互いの電気的
    相互接続のために少なくとも向き合う１対の電気導電性
    のパッドを有し、第１の回路化高分子パネルを第２の回
    路化高分子パネルに接合するための方法であって、 ａ．ＡｕとＳｎの金属は共晶形成システムであり、均質
    の場合、非共晶化学量論を有し、Ｓｎが環境に晒されな
    いようにＳｎ上にＡｕが付着されるよう、ＡｕとＳｎの
    金属を上記向き合う１対の電気導電性のパッドに電着さ
    せる方法と、 ｂ．少なくとも１つの回路化高分子パネル上に接着材を
    与える方法と、 ｃ．パネル間を結合するために回路化高分子パネルを加
    圧、加熱する方法とを含み、ここにおいて上記パネル
    は、接着材の１次転移温度より高い温度で加熱され、共
    晶形成システムの共融温度は、結合に用いられる接着材
    の１次転移温度より低く、及びＡｕ−Ｓｎの金属組成の
    均質の合金の融点は結合に用いられる接着材の１次転移
    温度よりも高い、結合方法。
  6. 【請求項６】Ａｕ−Ｓｎ合金は、少なくとも約０．８の
    原子比率Ａｕ／［Ａｕ＋Ｓｎ］であることを特徴とす
    る、請求項５記載の方法。
  7. 【請求項７】Ａｕの電気めっきをホット・プラギングす
    ることを含む、請求項３記載の方法。
  8. 【請求項８】電位０．７３Ｖ且つ少なくとも電流密度３
    Ａ／ｆｔ2 の条件でＡｕの電気めっきをホット・プラギ
    ングすることを含む、請求項７記載の方法。
  9. 【請求項９】Ａｕの電気めっきをホット・プラギングす
    ることを含む、請求項５記載の方法。
  10. 【請求項１０】電位０．７３Ｖ且つ少なくとも電流密度
    ３Ａ／ｆｔ2 の条件でＡｕの電気めっきをホット・プラ
    ギングすることを含む、請求項９記載の方法。
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