JPH0693488B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0693488B2 JPH0693488B2 JP60215605A JP21560585A JPH0693488B2 JP H0693488 B2 JPH0693488 B2 JP H0693488B2 JP 60215605 A JP60215605 A JP 60215605A JP 21560585 A JP21560585 A JP 21560585A JP H0693488 B2 JPH0693488 B2 JP H0693488B2
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- 230000000903 blocking effect Effects 0.000 claims description 2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路の抵抗のツエナー・ザップ・トリミング
において、トリミングする抵抗の島電位と電源電圧の間
にダイオードを挿入し、トリミング時に、電流漏れが生
じないようにし、ツエナーダイオードの破壊を容易にす
る。
において、トリミングする抵抗の島電位と電源電圧の間
にダイオードを挿入し、トリミング時に、電流漏れが生
じないようにし、ツエナーダイオードの破壊を容易にす
る。
この発明は、半導体集積回路の抵抗のトリミングに係
り、特に抵抗に並列接続したツエナーダイオードの破壊
でトリミングを可能とする半導体集積回路の改良に関す
る。
り、特に抵抗に並列接続したツエナーダイオードの破壊
でトリミングを可能とする半導体集積回路の改良に関す
る。
半導体集積回路内で基準電圧を発生させるような場合，
その電圧を小さな規格範囲に入れるには、抵抗のトリミ
ングを行なうことが必要になる。
その電圧を小さな規格範囲に入れるには、抵抗のトリミ
ングを行なうことが必要になる。
従来、半導体集積回路の抵抗のトリミングはツエナーダ
イオードの破壊を利用して行なわれている。第４図にそ
の回路図例を示している。
イオードの破壊を利用して行なわれている。第４図にそ
の回路図例を示している。
トリミングする必要のある抵抗を予めR1、R2等と分割し
て形成しておき、そのグランド側の抵抗の一つR2に並列
にツエナーダイオードD1を接続しておく。半導体集積回
路において抵抗R2は半導体の島領域ISLに形成され、ツ
エナーダイオードD1は他の島領域に形成される。ツエナ
ーダイオードD1と抵抗R2の接続ノードNtは外部端子Ｔ、
スイッチSWを介して定電流源Icに接続し、ツエナーダイ
オードD1が破壊する電流を印加してD1を破壊し、R2を短
絡して抵抗をトリミングする。
て形成しておき、そのグランド側の抵抗の一つR2に並列
にツエナーダイオードD1を接続しておく。半導体集積回
路において抵抗R2は半導体の島領域ISLに形成され、ツ
エナーダイオードD1は他の島領域に形成される。ツエナ
ーダイオードD1と抵抗R2の接続ノードNtは外部端子Ｔ、
スイッチSWを介して定電流源Icに接続し、ツエナーダイ
オードD1が破壊する電流を印加してD1を破壊し、R2を短
絡して抵抗をトリミングする。
第５図にツエナーダイオードD1の逆方向電流−電圧特性
を示してあり、ツエナーの接合を破壊するに足る定電流
を印加する場合、或る高電圧V1を通過して接合破壊に到
る。
を示してあり、ツエナーの接合を破壊するに足る定電流
を印加する場合、或る高電圧V1を通過して接合破壊に到
る。
ところで、通常、トリミングする抵抗の島領域ISLの島
電位の取り方としては、回路で最も高い電位Vccにつり
あげている。第６図にトリミングすべき抵抗の島領域IS
Lの部分の断面図を示してあり、ｎ型エピタキシャル層
をp+拡散で分離し島領域ISLを形成し、ベース拡散でｐ
型拡散抵抗R2を形成している。第４図のように、R2の電
極１はツエナーダイオードD1との接続ノードNt、定電流
源Icに接続し、他方の電極２は抵抗R2に接続している。
そして島領域ISLのｎ型領域にコンタクトする島電極３
は回路で最も高い電位の電源Vccに接続する。このよう
に構成されているので、通常の回路動作時にはｐ型拡散
抵抗層と島領域ISLのｎ型層で形成されるｐ−ｎ接合は
逆バイアスされ、拡散抵抗層から島領域ISLに電流が漏
れることが防止されるようになっている。
電位の取り方としては、回路で最も高い電位Vccにつり
あげている。第６図にトリミングすべき抵抗の島領域IS
Lの部分の断面図を示してあり、ｎ型エピタキシャル層
をp+拡散で分離し島領域ISLを形成し、ベース拡散でｐ
型拡散抵抗R2を形成している。第４図のように、R2の電
極１はツエナーダイオードD1との接続ノードNt、定電流
源Icに接続し、他方の電極２は抵抗R2に接続している。
そして島領域ISLのｎ型領域にコンタクトする島電極３
は回路で最も高い電位の電源Vccに接続する。このよう
に構成されているので、通常の回路動作時にはｐ型拡散
抵抗層と島領域ISLのｎ型層で形成されるｐ−ｎ接合は
逆バイアスされ、拡散抵抗層から島領域ISLに電流が漏
れることが防止されるようになっている。
ところが、トリミング時に定電流源Icから電流を印加す
ると、第５図のように高電圧V1を経てツエナー接合破壊
に到るが、その時、V1が条件によっては高くなることが
ある。例えば、TTLの場合Vccは5V程度であるが、ツエナ
ーダイオードD1の破壊電圧V1はプロセスによっては30V
程度になることもある。その場合、第６図の拡散抵抗層
と島領域ISL間に形成されているｐ−ｎ接合が順バイア
スになり、図示の破線のように順方向ダイオードでVcc
に接続されるかたちになり、電流がVccに漏れてしま
う。その結果、ツエナーダイオードD1が破壊しにくくな
るという問題が生じる。
ると、第５図のように高電圧V1を経てツエナー接合破壊
に到るが、その時、V1が条件によっては高くなることが
ある。例えば、TTLの場合Vccは5V程度であるが、ツエナ
ーダイオードD1の破壊電圧V1はプロセスによっては30V
程度になることもある。その場合、第６図の拡散抵抗層
と島領域ISL間に形成されているｐ−ｎ接合が順バイア
スになり、図示の破線のように順方向ダイオードでVcc
に接続されるかたちになり、電流がVccに漏れてしま
う。その結果、ツエナーダイオードD1が破壊しにくくな
るという問題が生じる。
本発明は、上記従来のツエナーダイオード破壊による抵
抗のトリミングでは、漏れ電流によりツエナーダイオー
ドが破壊しにくくなるという欠点を解決しようとするも
のである。
抗のトリミングでは、漏れ電流によりツエナーダイオー
ドが破壊しにくくなるという欠点を解決しようとするも
のである。
本発明においては、上記問題点を解決するために、トリ
ミングする抵抗の島電位と電源電圧の間にダイオードを
挿入するようにする。すなわち、本発明は、第１の島領
域内に形成された該島領域とは反対の導電型の抵抗と、
前記第１の島領域に一定の電位を与える電源端子と、前
記一定の電位を与える電源端子に対して順バイアス方向
に接続される逆流阻止用のダイオードと、第２の島領域
内に形成され、一端が前記抵抗と共通に接続されるツエ
ナーダイオードと、前記ツエナーダイオードの前記抵抗
との共通接続点に接続され、前記一定電位よりも高い電
位を印加して前記ツエナーダイオードを短絡し、前記抵
抗をトリミングする破壊手段とを有することを特徴とす
る半導体集積回路を提供する。
ミングする抵抗の島電位と電源電圧の間にダイオードを
挿入するようにする。すなわち、本発明は、第１の島領
域内に形成された該島領域とは反対の導電型の抵抗と、
前記第１の島領域に一定の電位を与える電源端子と、前
記一定の電位を与える電源端子に対して順バイアス方向
に接続される逆流阻止用のダイオードと、第２の島領域
内に形成され、一端が前記抵抗と共通に接続されるツエ
ナーダイオードと、前記ツエナーダイオードの前記抵抗
との共通接続点に接続され、前記一定電位よりも高い電
位を印加して前記ツエナーダイオードを短絡し、前記抵
抗をトリミングする破壊手段とを有することを特徴とす
る半導体集積回路を提供する。
第１図を採って説明すると、図は先に示したツエナーダ
イオードD1を含む従来の回路と同じ部分をあらわしてお
り、各部の符号は統一してある。D2と指示するのがVcc
とR2の島領域ISLとの間に介在するダイオードであり、
そのアノードをVccに接続し、カソードを島領域ISLの島
電極に接続している。
イオードD1を含む従来の回路と同じ部分をあらわしてお
り、各部の符号は統一してある。D2と指示するのがVcc
とR2の島領域ISLとの間に介在するダイオードであり、
そのアノードをVccに接続し、カソードを島領域ISLの島
電極に接続している。
以上の構成によれば、ツエナーダイオードD1を破壊する
際ツエナーダイオードの接合破壊に要する電圧V1がVcc
より高くなるときダイオードD2の逆バイアスになり、定
電流源Icの印加電流はVccに漏れることが防止される。
際ツエナーダイオードの接合破壊に要する電圧V1がVcc
より高くなるときダイオードD2の逆バイアスになり、定
電流源Icの印加電流はVccに漏れることが防止される。
一方、通常の回路動作時には、ダイオードD2は順方向に
接続しているから何等障害にならず、島領域ISLの島電
位を高電圧につりあげ、拡散抵抗層からの電流漏れを通
常のように防止する。
接続しているから何等障害にならず、島領域ISLの島電
位を高電圧につりあげ、拡散抵抗層からの電流漏れを通
常のように防止する。
第２図に本発明の実施例の要部の平面構成を表してい
る。第２図において、各部に付した符号は第１図と統一
してある。ただし、この場合第１図と異なり、トリミン
グする抵抗R2のみでなく抵抗R1も同一の島領域ISL1に形
成している。ツエナーダイオードD1は島領域ISL2に形成
し、ダイオードD2は島領域ISL3に形成している。抵抗R2
の電極12は接地し、他の電極11はツエナーダイオードの
電極21と外部端子Ｔに接続している。島領域ISL1の島電
極13はダイオードD2のカソード電極31に接続し、D2のア
ノード電極32は高位の電源電圧Vccに接続している。
る。第２図において、各部に付した符号は第１図と統一
してある。ただし、この場合第１図と異なり、トリミン
グする抵抗R2のみでなく抵抗R1も同一の島領域ISL1に形
成している。ツエナーダイオードD1は島領域ISL2に形成
し、ダイオードD2は島領域ISL3に形成している。抵抗R2
の電極12は接地し、他の電極11はツエナーダイオードの
電極21と外部端子Ｔに接続している。島領域ISL1の島電
極13はダイオードD2のカソード電極31に接続し、D2のア
ノード電極32は高位の電源電圧Vccに接続している。
ツエナーダイオードD1及びダイオードD2はそれぞれ半導
体集積回路のベース拡散やエミッタ拡散を利用して形成
される。或いは、これらを、バイポーラトランジスタを
ダイオード接続して用いることもできる。
体集積回路のベース拡散やエミッタ拡散を利用して形成
される。或いは、これらを、バイポーラトランジスタを
ダイオード接続して用いることもできる。
例えばダイオードD2の場合は逆方向に比較的高電圧がか
かっても破壊されないことが要求され、例えば、第３図
（Ａ）のようにエミッタ−ベースを短絡したダイオード
接続のトランジスタを用いる。また、第３図（Ｂ）のpn
pラテラルバイポーラトランジスタの場合はコレクタ−
ベース短絡のダイオード接続で十分高耐圧を得ることが
できる。
かっても破壊されないことが要求され、例えば、第３図
（Ａ）のようにエミッタ−ベースを短絡したダイオード
接続のトランジスタを用いる。また、第３図（Ｂ）のpn
pラテラルバイポーラトランジスタの場合はコレクタ−
ベース短絡のダイオード接続で十分高耐圧を得ることが
できる。
以上、本発明に関して抵抗が形成される島領域がｎ型
で、ｐ型拡散抵抗をトリミングする例で説明したが、本
発明はｐ型島領域のｎ型拡散抵抗のトリミングに適用す
ることもできる。その場合、ｐ型島領域は漏れ電流をな
くすため最も低い電位に接続され前記例と各部の極性が
逆になる。
で、ｐ型拡散抵抗をトリミングする例で説明したが、本
発明はｐ型島領域のｎ型拡散抵抗のトリミングに適用す
ることもできる。その場合、ｐ型島領域は漏れ電流をな
くすため最も低い電位に接続され前記例と各部の極性が
逆になる。
以上のように本発明によれば、抵抗のトリミングをする
ために、外部から定電流を供給してツエナーダイオード
D1を破壊する際、ツエナーダイオードの接合破壊に要す
る電圧V1が島電極に接続する電源電圧よりより大きくな
っても、抵抗の島電位と電源の間に挿入されているダイ
オードD2が逆バイアスになり、定電流源Icの電流が電源
に漏れることが防止され、したがって、ツエナーダイオ
ードD1の破壊を容易に行なうことができる。
ために、外部から定電流を供給してツエナーダイオード
D1を破壊する際、ツエナーダイオードの接合破壊に要す
る電圧V1が島電極に接続する電源電圧よりより大きくな
っても、抵抗の島電位と電源の間に挿入されているダイ
オードD2が逆バイアスになり、定電流源Icの電流が電源
に漏れることが防止され、したがって、ツエナーダイオ
ードD1の破壊を容易に行なうことができる。
第１図は本発明を説明するための回路図、第２図は本発
明の実施例の平面構成図、第３図（Ａ）（Ｂ）はトラン
ジスタのダイオード接続例の説明図、第４図は従来例の
回路図、第５図はツエナーダイオードD1の破壊を示す電
流電圧特性図、第６図はトリミングする抵抗の島領域IS
Lの部分を示す断面図である。 主な符号 R1，R2……トリミングする抵抗 D1……ツエナーダイオード（第１のダイオード D2……ダイオード（第２のダイオード） ISL……島領域 Ic……定電流源
明の実施例の平面構成図、第３図（Ａ）（Ｂ）はトラン
ジスタのダイオード接続例の説明図、第４図は従来例の
回路図、第５図はツエナーダイオードD1の破壊を示す電
流電圧特性図、第６図はトリミングする抵抗の島領域IS
Lの部分を示す断面図である。 主な符号 R1，R2……トリミングする抵抗 D1……ツエナーダイオード（第１のダイオード D2……ダイオード（第２のダイオード） ISL……島領域 Ic……定電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−127053（ＪＰ，Ａ) 特開 昭54−158885（ＪＰ，Ａ) 実開 昭54−118077（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１の島領域内に形成された該島領域とは
反対の導電型の抵抗と、前記第１の島領域に一定の電位
を与える電源端子と、前記一定の電位を与える電源端子
に対して順バイアス方向に接続される逆流阻止用のダイ
オードと、第２の島領域内に形成され、一端が前記抵抗
と共通に接続されるツエナーダイオードと、前記ツエナ
ーダイオードの前記抵抗との共通接続点に接続され、前
記一定電位よりも高い電位を印加して前記ツエナーダイ
オードを短絡し、前記抵抗をトリミングする破壊手段と
を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215605A JPH0693488B2 (ja) | 1985-09-28 | 1985-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215605A JPH0693488B2 (ja) | 1985-09-28 | 1985-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276543A JPS6276543A (ja) | 1987-04-08 |
| JPH0693488B2 true JPH0693488B2 (ja) | 1994-11-16 |
Family
ID=16675196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215605A Expired - Fee Related JPH0693488B2 (ja) | 1985-09-28 | 1985-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693488B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277622A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158885A (en) * | 1978-06-06 | 1979-12-15 | Nec Corp | Semiconductor integrated circuit |
| US4225878A (en) * | 1979-03-08 | 1980-09-30 | National Semiconductor Corporation | Integrated circuit on chip trimming |
-
1985
- 1985-09-28 JP JP60215605A patent/JPH0693488B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276543A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |