JPH0691743B2 - 短絡保護機能付ｄｃ／ｄｃコンバータ - Google Patents
短絡保護機能付ｄｃ／ｄｃコンバータInfo
- Publication number
- JPH0691743B2 JPH0691743B2 JP63125450A JP12545088A JPH0691743B2 JP H0691743 B2 JPH0691743 B2 JP H0691743B2 JP 63125450 A JP63125450 A JP 63125450A JP 12545088 A JP12545088 A JP 12545088A JP H0691743 B2 JPH0691743 B2 JP H0691743B2
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- JP
- Japan
- Prior art keywords
- voltage
- output
- switching transistor
- comparator
- error amplifier
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
本発明はスイッチングトランジスタなどのスイッチング
手段を介し直流電源電圧を繰返し開閉して、この直流電
源電圧と異なる直流電圧を出力する比較的小容量のDC/D
Cコンバータであって、負荷短絡の保護回路を備えたも
のに関するもので、 特に前記スイッチング手段の確実な保護を行う手段を備
えたDC/DCコンバータに関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。またレベルHigh,lowは単にH,Lと記すものと
する。
手段を介し直流電源電圧を繰返し開閉して、この直流電
源電圧と異なる直流電圧を出力する比較的小容量のDC/D
Cコンバータであって、負荷短絡の保護回路を備えたも
のに関するもので、 特に前記スイッチング手段の確実な保護を行う手段を備
えたDC/DCコンバータに関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。またレベルHigh,lowは単にH,Lと記すものと
する。
第２図はこの種のDC/DCコンバータの回路例を示す。同
図においてVINは電池などの直流入力電源、Ｔはトラン
ス、10はこのトランスＴの一次巻線W1に直流入力電源V
INを繰返し開閉印加するスイッチングトランジスタ、V0
はトランスＴの２次巻線W2の誘起電圧をダイオードＤを
介して整流し、平滑コンデンサC0を介して平滑化して得
られる直流出力電圧である。 １は所定の周期で所定の振巾の鋸歯状波電圧を発振出
力する発振器、 CP1はスイッチングトランジスタ10のベースをオン，オ
フ駆動するPWMコンパレータ、 ３は直流出力電圧V0を分圧用の抵抗R1,R2を介して分圧
して得た検出電圧Vdと所定の電圧V1とを入力し、この両
電圧Vd,V1の差の電圧を増巾し出力するエラーアンプで
ある。なおこのエラーアンプ３は検出電圧Vdが上昇（下
降）するとその出力電圧を下げる（上げる）ように動
作する。 PWMコンパレータCP1は、前記発振器出力電圧をその
（−）端子に、また前記エラーアンプ出力電圧をその
一方の（＋）端子に入力するほか、所定の基準電圧VREF
を分圧用の抵抗R3,R4を介し分圧して得た電圧をその
もう一つの（＋）端子に入力している。そしてこの２つ
の（＋）端子の入力電圧のうち低い側の電圧と（−）端
子の入力電圧とを比較する。 通常は前記電圧は電圧よりも低くなるように設定さ
れており、PWMコンパレータCP1はこのエラーアンプ出力
電圧と発振器出力電圧とを比較してその出力をH,L
に切換え、スイッチングトランジスタ10をオン，オフす
る。 この場合、直流出力電圧V0が上昇（下降）すると、エラ
ーアンプ出力電圧は下降（上昇）するので、PWMコン
パレータCP1の出力電圧のH/Lの時間比、従ってスイッチ
ングトランジスタ10のオン／オフの時間比（単にオン／
オフ比ともいう）は減少（増加）し、結果として直流入
力電圧VINや負荷の変動があっても直流出力電圧V0が一
定に保たれるようになっている。 なおここで前記のスイッチングトランジスタ10のオン／
オフ比に代り、いわゆるデューティ比、即ち デューティ比＝（オン時間）／〔（オン時間）＋オフ時
間）〕＝（オン時間）／（オンオフ周期） を考えても、その増減は、前記オン／オフ比の増減とそ
れぞれ対応している。 なおまた前記電圧は前記オン／オフ比（またはデュー
ティ比）が一定の上限を越えぬように制限をかけるため
の電圧となる。 さてこのような比較的小容量のDC/DCコンバータにおい
ては、主回路の電流値を抵抗で検出し、過電流や負荷短
絡からスイッチングトランジスタ10を保護する方式は、
電流検出抵抗の損失が大きいことから採用できない場合
が多い。そこで従来は、負荷短絡による出力電圧の低下
を検出し、この状態がある期間以上継続したら、回路動
作を停止させて、回路を保護するラッチモード方式の短
絡保護回路が多く使用されている。 第２図のコンパレータCP2,CP3およびトランジスタ11は
このような短絡保護回路を構成するものである。なおこ
こでコンパレータCP2とCP3の各（−）端子に与えられて
いる電圧V2とV3は所定の比較用の基準電圧であり、コン
パレータCP2の出力部に挿入された抵抗RdとコンデンサC
dは遅延回路を構成するものである。 即ち定常時には、コンパレータCP2の入力電圧，即ち、
エラーアンプ３の出力電圧は基準電圧V2より低く、従
ってコンパレータCP2の出力はＬであり、これによりコ
ンパレータCP3の出力もＬ、従ってトランジスタ11はオ
フとなっており、この短絡保護回路はスイッチングトラ
ンジスタ10には何ら影響を及ぼさない。 しかし出力短絡が起ると、エラーアンプ３の出力は、Ｈ
側に振り切れ、PWMコンパレータCP1の出力パルスのＨの
パルス巾は制限用入力電圧により決定される最大デュ
ーティ比まで広がる。これと同時にコンパレータCP2の
出力もＨとなり、前記遅延回路の抵抗Rd,コンデンサCd
により決まる時定数によりコンパレータCP3の（＋）端
子入力電圧が上昇していく。そしてこの（＋）端子入力
電圧が基準電圧V3を越えるとコンパレータCP3の出力が
Ｈに反転し、トランジスタ11がオンとなり、これにより
スイッチングトランジスタ10がしゃ断され破壊から守ら
れる。
図においてVINは電池などの直流入力電源、Ｔはトラン
ス、10はこのトランスＴの一次巻線W1に直流入力電源V
INを繰返し開閉印加するスイッチングトランジスタ、V0
はトランスＴの２次巻線W2の誘起電圧をダイオードＤを
介して整流し、平滑コンデンサC0を介して平滑化して得
られる直流出力電圧である。 １は所定の周期で所定の振巾の鋸歯状波電圧を発振出
力する発振器、 CP1はスイッチングトランジスタ10のベースをオン，オ
フ駆動するPWMコンパレータ、 ３は直流出力電圧V0を分圧用の抵抗R1,R2を介して分圧
して得た検出電圧Vdと所定の電圧V1とを入力し、この両
電圧Vd,V1の差の電圧を増巾し出力するエラーアンプで
ある。なおこのエラーアンプ３は検出電圧Vdが上昇（下
降）するとその出力電圧を下げる（上げる）ように動
作する。 PWMコンパレータCP1は、前記発振器出力電圧をその
（−）端子に、また前記エラーアンプ出力電圧をその
一方の（＋）端子に入力するほか、所定の基準電圧VREF
を分圧用の抵抗R3,R4を介し分圧して得た電圧をその
もう一つの（＋）端子に入力している。そしてこの２つ
の（＋）端子の入力電圧のうち低い側の電圧と（−）端
子の入力電圧とを比較する。 通常は前記電圧は電圧よりも低くなるように設定さ
れており、PWMコンパレータCP1はこのエラーアンプ出力
電圧と発振器出力電圧とを比較してその出力をH,L
に切換え、スイッチングトランジスタ10をオン，オフす
る。 この場合、直流出力電圧V0が上昇（下降）すると、エラ
ーアンプ出力電圧は下降（上昇）するので、PWMコン
パレータCP1の出力電圧のH/Lの時間比、従ってスイッチ
ングトランジスタ10のオン／オフの時間比（単にオン／
オフ比ともいう）は減少（増加）し、結果として直流入
力電圧VINや負荷の変動があっても直流出力電圧V0が一
定に保たれるようになっている。 なおここで前記のスイッチングトランジスタ10のオン／
オフ比に代り、いわゆるデューティ比、即ち デューティ比＝（オン時間）／〔（オン時間）＋オフ時
間）〕＝（オン時間）／（オンオフ周期） を考えても、その増減は、前記オン／オフ比の増減とそ
れぞれ対応している。 なおまた前記電圧は前記オン／オフ比（またはデュー
ティ比）が一定の上限を越えぬように制限をかけるため
の電圧となる。 さてこのような比較的小容量のDC/DCコンバータにおい
ては、主回路の電流値を抵抗で検出し、過電流や負荷短
絡からスイッチングトランジスタ10を保護する方式は、
電流検出抵抗の損失が大きいことから採用できない場合
が多い。そこで従来は、負荷短絡による出力電圧の低下
を検出し、この状態がある期間以上継続したら、回路動
作を停止させて、回路を保護するラッチモード方式の短
絡保護回路が多く使用されている。 第２図のコンパレータCP2,CP3およびトランジスタ11は
このような短絡保護回路を構成するものである。なおこ
こでコンパレータCP2とCP3の各（−）端子に与えられて
いる電圧V2とV3は所定の比較用の基準電圧であり、コン
パレータCP2の出力部に挿入された抵抗RdとコンデンサC
dは遅延回路を構成するものである。 即ち定常時には、コンパレータCP2の入力電圧，即ち、
エラーアンプ３の出力電圧は基準電圧V2より低く、従
ってコンパレータCP2の出力はＬであり、これによりコ
ンパレータCP3の出力もＬ、従ってトランジスタ11はオ
フとなっており、この短絡保護回路はスイッチングトラ
ンジスタ10には何ら影響を及ぼさない。 しかし出力短絡が起ると、エラーアンプ３の出力は、Ｈ
側に振り切れ、PWMコンパレータCP1の出力パルスのＨの
パルス巾は制限用入力電圧により決定される最大デュ
ーティ比まで広がる。これと同時にコンパレータCP2の
出力もＨとなり、前記遅延回路の抵抗Rd,コンデンサCd
により決まる時定数によりコンパレータCP3の（＋）端
子入力電圧が上昇していく。そしてこの（＋）端子入力
電圧が基準電圧V3を越えるとコンパレータCP3の出力が
Ｈに反転し、トランジスタ11がオンとなり、これにより
スイッチングトランジスタ10がしゃ断され破壊から守ら
れる。
しかしながら第２図のような回路方式においては、負荷
短絡が生じた瞬間からスイッチングトランジスタ10がし
ゃ断されるまでの期間中は、PWMコンパレータCP1の出力
デューティ比は最大となり、スイッチングトランジスタ
10には過大な電流が流れる。このため、直流入力電流V
INが高くなった場合、トランジスタ10を保護しきれない
という問題点があった。 そこで本発明の課題は負荷短絡時にはPWMコンパレータC
P1のデューティ比を所定値以下に下げる手段を備えたDC
/DCコンバータを提供することにより、前記の課題を解
決することにある。
短絡が生じた瞬間からスイッチングトランジスタ10がし
ゃ断されるまでの期間中は、PWMコンパレータCP1の出力
デューティ比は最大となり、スイッチングトランジスタ
10には過大な電流が流れる。このため、直流入力電流V
INが高くなった場合、トランジスタ10を保護しきれない
という問題点があった。 そこで本発明の課題は負荷短絡時にはPWMコンパレータC
P1のデューティ比を所定値以下に下げる手段を備えたDC
/DCコンバータを提供することにより、前記の課題を解
決することにある。
本発明は、上述の課題を解決するため、スイッチングト
ランジスタ（10）を介して直流入力電源電圧（VIN）を
直流出力電圧（V0）に変換するDC/DCコンバータであっ
て、前記直流出力電圧を分圧して得た検出電圧（Vd）の
基準電圧（V1）からの偏差を増幅して出力するエラーア
ンプ（３）と、該エラーアンプの出力電圧と前記スイッ
チングトランジスタのデューティ比の上限を定める上限
電圧のいずれか低い側の電圧と鋸歯状電圧とを比較して
前記スイッチングトランジスタをスイッチング制御する
PWMコンパレータ（CP1）と、前記エラーアンプの出力電
圧と所定電圧（V2）とを比較して該出力電圧が所定電圧
を越えたときに比較出力を発生するコンパレータを含
み、該コンパレータの比較出力を所定時間遅延し、その
遅延出力により前記スイッチングトランジスタをオフさ
せる短絡保護手段（CP2,Rd,Cd,CP3,11）とを備えたDC/D
Cコンバータにおいて、前記検出電圧と所定電圧（V10）
とを比較して該検出電圧が所定電圧より低下したときに
比較出力を発生するコンパレータを含み、該比較出力に
より前記上限電圧を低下させるデューティ比引下げ手段
（CP10,101,R11）を備えることを特徴としている。
ランジスタ（10）を介して直流入力電源電圧（VIN）を
直流出力電圧（V0）に変換するDC/DCコンバータであっ
て、前記直流出力電圧を分圧して得た検出電圧（Vd）の
基準電圧（V1）からの偏差を増幅して出力するエラーア
ンプ（３）と、該エラーアンプの出力電圧と前記スイッ
チングトランジスタのデューティ比の上限を定める上限
電圧のいずれか低い側の電圧と鋸歯状電圧とを比較して
前記スイッチングトランジスタをスイッチング制御する
PWMコンパレータ（CP1）と、前記エラーアンプの出力電
圧と所定電圧（V2）とを比較して該出力電圧が所定電圧
を越えたときに比較出力を発生するコンパレータを含
み、該コンパレータの比較出力を所定時間遅延し、その
遅延出力により前記スイッチングトランジスタをオフさ
せる短絡保護手段（CP2,Rd,Cd,CP3,11）とを備えたDC/D
Cコンバータにおいて、前記検出電圧と所定電圧（V10）
とを比較して該検出電圧が所定電圧より低下したときに
比較出力を発生するコンパレータを含み、該比較出力に
より前記上限電圧を低下させるデューティ比引下げ手段
（CP10,101,R11）を備えることを特徴としている。
本発明においては、通常状態において、PWMコンパレー
タは、エラーアンプの出力電圧が上限電圧より低いとき
は、エラーアンプの出力電圧と鋸波状電圧とを比較する
ことにより、エラーアンプの出力電圧すなわち直流出力
電圧の検出電圧の基準電圧からの偏差が少なくなるよう
に、スイッチングトランジスタをスイッチング制御し、
エラーアンプの出力電圧が上限電圧を越えたときは、上
限電圧と鋸波状電圧とを比較することにより、上限のデ
ューティ比でスイッチング制御する。 ここで、出力短絡が生じると、直流出力電圧すなわちそ
の検出電圧が基準電圧より低下するので、その偏差を増
幅するエラーアンプの出力電圧が増大し、これと鋸歯状
電圧とを比較してその偏差が少なくなるようにスイッチ
ング制御しているPWMコンパレータは、デューティ比を
増大させるように動作するが、直流出力電圧の検出電圧
は回復せず、エラーアンプの出力電圧が上限電圧を越え
るので、PWMコンパレータは、上限のデューティ比でス
イッチングトランジスタをスイッチング制御する。 このとき、この上限電圧は、出力短絡により直流出力電
圧の検出電圧が所定電圧より低下しているので、デュー
ティ比引下げ手段により低下され、PWMコンパレータ
は、この低下された上限電圧と鋸波状電圧とを比較して
スイッチング制御する。 従って、この低下された上限電圧によるデューティ比を
十分に小さくすることにより、出力短絡発生直後からス
イッチングトランジスタを保護することができる。 そして、この状態が所定時間以上継続した場合には、そ
の場合のスイッチングトランジスタの保護のため、短絡
保護手段によりスイッチングトランジスタを完全にオフ
状態とする。これは、瞬時の出力短絡のみで出力が停止
されてしまうのを防止するためである。
タは、エラーアンプの出力電圧が上限電圧より低いとき
は、エラーアンプの出力電圧と鋸波状電圧とを比較する
ことにより、エラーアンプの出力電圧すなわち直流出力
電圧の検出電圧の基準電圧からの偏差が少なくなるよう
に、スイッチングトランジスタをスイッチング制御し、
エラーアンプの出力電圧が上限電圧を越えたときは、上
限電圧と鋸波状電圧とを比較することにより、上限のデ
ューティ比でスイッチング制御する。 ここで、出力短絡が生じると、直流出力電圧すなわちそ
の検出電圧が基準電圧より低下するので、その偏差を増
幅するエラーアンプの出力電圧が増大し、これと鋸歯状
電圧とを比較してその偏差が少なくなるようにスイッチ
ング制御しているPWMコンパレータは、デューティ比を
増大させるように動作するが、直流出力電圧の検出電圧
は回復せず、エラーアンプの出力電圧が上限電圧を越え
るので、PWMコンパレータは、上限のデューティ比でス
イッチングトランジスタをスイッチング制御する。 このとき、この上限電圧は、出力短絡により直流出力電
圧の検出電圧が所定電圧より低下しているので、デュー
ティ比引下げ手段により低下され、PWMコンパレータ
は、この低下された上限電圧と鋸波状電圧とを比較して
スイッチング制御する。 従って、この低下された上限電圧によるデューティ比を
十分に小さくすることにより、出力短絡発生直後からス
イッチングトランジスタを保護することができる。 そして、この状態が所定時間以上継続した場合には、そ
の場合のスイッチングトランジスタの保護のため、短絡
保護手段によりスイッチングトランジスタを完全にオフ
状態とする。これは、瞬時の出力短絡のみで出力が停止
されてしまうのを防止するためである。
第１図は本発明の一実施例としての回路図で第２図に対
応するものである。 第１図においては第２図に対し破線内の回路を追加し、
負荷短絡時にコンパレータCP10,トランジスタ101,抵抗R
11を介しデューティ比上限制限用の電圧を下げ、この
電圧で決まる最大デューティ比を小さく絞ることによ
り、スイッチングトランジスタ10に流れる電流を抑えよ
うとするものである。なおここでV10はコンパレータC
P10の（＋）入力端子に与えられる基準電圧である。 即ちこのDC/DCコンバータの出力短絡が生じ、コンパレ
ータCP10の入力電圧（つまり直流出力電圧V0の分圧抵抗
R1,R2による分圧値）が基準電圧V10より下がると、CP10
の出力がＨに反転し、トランジスタ101をオンさせるこ
とにより、分圧抵抗R4と並列に抵抗R11が接続される形
となり、デューティ比上限制限用電圧が下がる。この
時の最大デューティ比は、定常時の最小デューティ比よ
りも小さくなるように、抵抗R11を選定しておくものと
する。コンパレータCP10の基準電圧V10は、エラーアン
プ３の基準電圧V1よりも小さくし、直流出力電圧V0が定
常時の電圧V0の数分の１程度で、コンパレータCP10の出
力がＨに反転するようにする。 このように各定数を選定すれば、起動時には、電圧が
下がり、出力デューティ比は小さく、これにより出力電
圧V0も小さいが、定常時の数分の１の電圧は出力される
ので、この電圧によりコンパレータCP10の出力はＬとな
り、定常状態へ移行可能である。 出力短絡がある期間継続し、コンデンサCdの電圧が基準
電圧V3を越えるとスイッチングトランジスタ10をしゃ断
するのは従来と同様である。
応するものである。 第１図においては第２図に対し破線内の回路を追加し、
負荷短絡時にコンパレータCP10,トランジスタ101,抵抗R
11を介しデューティ比上限制限用の電圧を下げ、この
電圧で決まる最大デューティ比を小さく絞ることによ
り、スイッチングトランジスタ10に流れる電流を抑えよ
うとするものである。なおここでV10はコンパレータC
P10の（＋）入力端子に与えられる基準電圧である。 即ちこのDC/DCコンバータの出力短絡が生じ、コンパレ
ータCP10の入力電圧（つまり直流出力電圧V0の分圧抵抗
R1,R2による分圧値）が基準電圧V10より下がると、CP10
の出力がＨに反転し、トランジスタ101をオンさせるこ
とにより、分圧抵抗R4と並列に抵抗R11が接続される形
となり、デューティ比上限制限用電圧が下がる。この
時の最大デューティ比は、定常時の最小デューティ比よ
りも小さくなるように、抵抗R11を選定しておくものと
する。コンパレータCP10の基準電圧V10は、エラーアン
プ３の基準電圧V1よりも小さくし、直流出力電圧V0が定
常時の電圧V0の数分の１程度で、コンパレータCP10の出
力がＨに反転するようにする。 このように各定数を選定すれば、起動時には、電圧が
下がり、出力デューティ比は小さく、これにより出力電
圧V0も小さいが、定常時の数分の１の電圧は出力される
ので、この電圧によりコンパレータCP10の出力はＬとな
り、定常状態へ移行可能である。 出力短絡がある期間継続し、コンデンサCdの電圧が基準
電圧V3を越えるとスイッチングトランジスタ10をしゃ断
するのは従来と同様である。
以上のような本発明によれば、直流出力電圧の低下を検
出してスイッチングトランジスタの上限のデューティ比
を引き下げるようにしたデューティ比引下げ手段を設け
ることにより、直流出力電圧の低下を検出してその状態
が所定時間以上継続したときにスイッチングトランジス
タを完全にオフ状態とするようにした短絡保護手段を有
するものにおいて、出力短絡の発生直後からスイッチン
グトランジスタを保護できるようにしたので、直流入力
電源電圧が高い場合にもスイッチングトランジスタを確
実に保護することができる。
出してスイッチングトランジスタの上限のデューティ比
を引き下げるようにしたデューティ比引下げ手段を設け
ることにより、直流出力電圧の低下を検出してその状態
が所定時間以上継続したときにスイッチングトランジス
タを完全にオフ状態とするようにした短絡保護手段を有
するものにおいて、出力短絡の発生直後からスイッチン
グトランジスタを保護できるようにしたので、直流入力
電源電圧が高い場合にもスイッチングトランジスタを確
実に保護することができる。
第１図は本発明の一実施例としての回路図、第２図は第
１図に対応する従来の回路図である。 VIN:直流入力電圧、V0:直流出力電圧、W1:1次巻線、W2:
2次巻線、T:トランス、D:ダイオード、C0:平滑コンデン
サ、1:発振器、CP1:PWMコンパレータ、CP2,CP3,CP10:コ
ンパレータ、3:エラーアンプ、10:スイッチングトラン
ジスタ、11,101:トランジスタ、R1〜R4,R11,Rd:抵抗、C
d:コンデンサ、VREF,V1〜V3,V10:基準電圧。
１図に対応する従来の回路図である。 VIN:直流入力電圧、V0:直流出力電圧、W1:1次巻線、W2:
2次巻線、T:トランス、D:ダイオード、C0:平滑コンデン
サ、1:発振器、CP1:PWMコンパレータ、CP2,CP3,CP10:コ
ンパレータ、3:エラーアンプ、10:スイッチングトラン
ジスタ、11,101:トランジスタ、R1〜R4,R11,Rd:抵抗、C
d:コンデンサ、VREF,V1〜V3,V10:基準電圧。
Claims (1)
- 【請求項１】スイッチングトランジスタを介して直流入
力電源電圧を直流出力電圧に変換するDC/DCコンバータ
であって、前記直流出力電圧を分圧して得た検出電圧の
基準電圧からの偏差を増幅して出力するエラーアンプ
と、該エラーアンプの出力電圧と前記スイッチングトラ
ンジスタのデューティ比の上限を定める上限電圧のいず
れか低い側の電圧と鋸歯状電圧とを比較して前記スイッ
チングトランジスタをスイッチング制御するPWMコンパ
レータと、前記エラーアンプの出力電圧と所定電圧とを
比較して該出力電圧が所定電圧を越えたときに比較出力
を発生するコンパレータを含み、該コンパレータの比較
出力を所定時間遅延し、その遅延出力により前記スイッ
チングトランジスタをオフさせる短絡保護手段とを備え
たDC/DCコンバータにおいて、前記検出電圧と所定電圧
とを比較して該検出電圧が所定電圧より低下したときに
比較出力を発生するコンパレータを含み、該比較出力に
より前記上限電圧を低下させるデューティ比引下げ手段
を備えることを特徴とするDC/DCコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125450A JPH0691743B2 (ja) | 1988-05-23 | 1988-05-23 | 短絡保護機能付ｄｃ／ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125450A JPH0691743B2 (ja) | 1988-05-23 | 1988-05-23 | 短絡保護機能付ｄｃ／ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295671A JPH01295671A (ja) | 1989-11-29 |
| JPH0691743B2 true JPH0691743B2 (ja) | 1994-11-14 |
Family
ID=14910388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125450A Expired - Lifetime JPH0691743B2 (ja) | 1988-05-23 | 1988-05-23 | 短絡保護機能付ｄｃ／ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691743B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4206969B2 (ja) | 2004-05-31 | 2009-01-14 | ソニー株式会社 | 電源装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216650A (en) * | 1975-07-29 | 1977-02-08 | Toshiba Corp | Pulse width control circuit |
| JPS59230463A (ja) * | 1983-06-13 | 1984-12-25 | Toshiba Corp | 電力変換装置の制御系の異常検出方法 |
| JPS60121959A (ja) * | 1983-11-30 | 1985-06-29 | Toshiba Electric Equip Corp | 電源装置 |
| JPH061940B2 (ja) * | 1985-10-28 | 1994-01-05 | 新電元工業株式会社 | ブ−スタ電源装置 |
-
1988
- 1988-05-23 JP JP63125450A patent/JPH0691743B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01295671A (ja) | 1989-11-29 |
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