JPH069035B2 - 多重系バス同期システムのフエイルセイフ出力回路 - Google Patents
多重系バス同期システムのフエイルセイフ出力回路Info
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- JPH069035B2 JPH069035B2 JP61203871A JP20387186A JPH069035B2 JP H069035 B2 JPH069035 B2 JP H069035B2 JP 61203871 A JP61203871 A JP 61203871A JP 20387186 A JP20387186 A JP 20387186A JP H069035 B2 JPH069035 B2 JP H069035B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は多重系バス同期システムのフェイルセイフ出力
回路に関する。
回路に関する。
＜従来の技術＞ 例えば、近年の鉄道信号保安装置では、交通の高密度化
等に対処するためコンピュータを用いた制御システムを
大巾に導入している。従って、装置自体も複雑化してき
たため、保守・保全の問題がより重要視されるようにな
ってきており、従来の安全性に加えて高度の信頼性が要
求されている。
等に対処するためコンピュータを用いた制御システムを
大巾に導入している。従って、装置自体も複雑化してき
たため、保守・保全の問題がより重要視されるようにな
ってきており、従来の安全性に加えて高度の信頼性が要
求されている。
このような高い信頼性と安全性を確保するためのコンピ
ュータを用いた制御システムとして、複数のコンピュー
タを用い、１つのコンピュータが故障したときに他のコ
ンピュータで代用できる或いは安全側出力を確保するよ
うにした多重系システムがあり、その中の１つの方式と
して多重系バス同期システムがある。
ュータを用いた制御システムとして、複数のコンピュー
タを用い、１つのコンピュータが故障したときに他のコ
ンピュータで代用できる或いは安全側出力を確保するよ
うにした多重系システムがあり、その中の１つの方式と
して多重系バス同期システムがある。
かかるシステムでは、例えば同期して同一処理を行う複
数のＣＰＵからの出力情報を出力回路へ入力し、該出力
回路は前記各ＣＰＵからの出力情報が一致しているとき
にシステムが正常であると判断して出力情報に応じて制
御対象のリレーを駆動制御し、不一致であれば異常と判
断して前記リレーへの制御出力を零とするフェイルセイ
フな構成になっている。
数のＣＰＵからの出力情報を出力回路へ入力し、該出力
回路は前記各ＣＰＵからの出力情報が一致しているとき
にシステムが正常であると判断して出力情報に応じて制
御対象のリレーを駆動制御し、不一致であれば異常と判
断して前記リレーへの制御出力を零とするフェイルセイ
フな構成になっている。
＜発明が解決しようとする問題点＞ ところで、かかる多重系バス同期システムのフェイルセ
イフ性を確保するには、その出力回路にもフェイルセイ
フ機能を持たせる必要がある。
イフ性を確保するには、その出力回路にもフェイルセイ
フ機能を持たせる必要がある。
このための従来方式としては、一般的には出力回路の最
終段階に交番出力で動作する交流駆動回路を用い、この
交流駆動回路出力をリレー制御出力としている。
終段階に交番出力で動作する交流駆動回路を用い、この
交流駆動回路出力をリレー制御出力としている。
そして、交流駆動回路を小型化するためには、当該回路
に入力させる交番出力の周波数を高く（例えば100kHz程
度）する必要があるが、ＣＰＵから直接高周波数の交番
出力を得るには、ＣＰＵの処理能力上無理が生じる。そ
こで、従来では各系毎にＣＰＵから低周波数（数Hz程
度）の交番出力によって動作する電源回路と、該電源回
路を駆動電源とする発振回路を設け、この発振回路によ
って交流駆動回路駆動用の高周波数の交番出力を発生さ
せるようにしている。
に入力させる交番出力の周波数を高く（例えば100kHz程
度）する必要があるが、ＣＰＵから直接高周波数の交番
出力を得るには、ＣＰＵの処理能力上無理が生じる。そ
こで、従来では各系毎にＣＰＵから低周波数（数Hz程
度）の交番出力によって動作する電源回路と、該電源回
路を駆動電源とする発振回路を設け、この発振回路によ
って交流駆動回路駆動用の高周波数の交番出力を発生さ
せるようにしている。
このため、出力回路の回路構成が複雑であり、しかもコ
ストが高いという問題を有していた。
ストが高いという問題を有していた。
本発明は上記の実情に鑑みてなされたもので、ＣＰＵ
から交番出力を発生させることなく交流駆動回路駆動用
の高い周波数の交番出力が得られ、しかも、回路構成が
簡単でかつコストも安価な多重系バス同期システムのフ
ェイルセイフ出力回路を提供することを目的とする。
から交番出力を発生させることなく交流駆動回路駆動用
の高い周波数の交番出力が得られ、しかも、回路構成が
簡単でかつコストも安価な多重系バス同期システムのフ
ェイルセイフ出力回路を提供することを目的とする。
＜問題点を解決するための手段＞ このため本発明は、多重系バス同期システムのフェイル
セイフ出力回路において、各ＣＰＵに対応して設けられ
対応するＣＰＵの出力情報を当該ＣＰＵからのセット信
号によって保持し出力する各出力情報保持回路と、ＣＰ
Ｕのクロック信号を所定周波数に分周して出力すると共
に当該クロック信号を出力するＣＰＵの前記セット信号
によって分周出力をリセットする分周回路と、各出力情
報保持回路の出力をそれぞれ入力しこの入力情報に応じ
た出力を前記分周回路の分周出力によって同期して発生
する各情報出力同期回路と、該各情報出力同期回路のそ
れぞれの出力の一致・不一致を照合して一致時は入力す
る出力情報に応じた出力を発生し、不一致は出力は発生
しない照合回路と、該照合回路の出力が交番出力のとき
駆動して制御対象を駆動する交流駆動回路とを備えて構
成した。
セイフ出力回路において、各ＣＰＵに対応して設けられ
対応するＣＰＵの出力情報を当該ＣＰＵからのセット信
号によって保持し出力する各出力情報保持回路と、ＣＰ
Ｕのクロック信号を所定周波数に分周して出力すると共
に当該クロック信号を出力するＣＰＵの前記セット信号
によって分周出力をリセットする分周回路と、各出力情
報保持回路の出力をそれぞれ入力しこの入力情報に応じ
た出力を前記分周回路の分周出力によって同期して発生
する各情報出力同期回路と、該各情報出力同期回路のそ
れぞれの出力の一致・不一致を照合して一致時は入力す
る出力情報に応じた出力を発生し、不一致は出力は発生
しない照合回路と、該照合回路の出力が交番出力のとき
駆動して制御対象を駆動する交流駆動回路とを備えて構
成した。
＜作用＞ 上記の構成において、同一入力情報に基づく各ＣＰＵの
出力情報は、それぞれの出力情報保持回路で、各ＣＰＵ
からのセット信号によって保持され、かつ出力情報同期
回路へ出力される。一方、ＣＰＵのクロック信号を分周
回路で所定周波数に分周しその分周出力を各情報出力同
期回路へ出力している。分周出力はＣＰＵからセット信
号が出力されると、このセット信号によってリセットさ
れてから再び出力される。各情報出力同期回路は分周出
力の入力によって各出力情報保持回路からの出力情報を
同期して出力するが、分周出力が上述のように一旦リセ
ットされてから出力されることによって遅延されるの
で、分周出力の入力タイミングによって出力情報保持回
路からの出力情報が影響を受けることがない。そして、
これら出力は照合回路によって照合され一致時には出力
情報に応じた出力が交流駆動回路に入力して制御対象が
制御されるが、不一致時には交流駆動回路への出力が零
となって制御対象が動作されないようになっている。
出力情報は、それぞれの出力情報保持回路で、各ＣＰＵ
からのセット信号によって保持され、かつ出力情報同期
回路へ出力される。一方、ＣＰＵのクロック信号を分周
回路で所定周波数に分周しその分周出力を各情報出力同
期回路へ出力している。分周出力はＣＰＵからセット信
号が出力されると、このセット信号によってリセットさ
れてから再び出力される。各情報出力同期回路は分周出
力の入力によって各出力情報保持回路からの出力情報を
同期して出力するが、分周出力が上述のように一旦リセ
ットされてから出力されることによって遅延されるの
で、分周出力の入力タイミングによって出力情報保持回
路からの出力情報が影響を受けることがない。そして、
これら出力は照合回路によって照合され一致時には出力
情報に応じた出力が交流駆動回路に入力して制御対象が
制御されるが、不一致時には交流駆動回路への出力が零
となって制御対象が動作されないようになっている。
＜実施例＞ 以下、本発明一実施例を図面に基づいて説明する。
第１図に示す実施例は本発明を２重系バス同期システム
に適用したものである。
に適用したものである。
第１図において、１，２は第１及び第２ＣＰＵで、同一
の入力情報に対して同一の処理を互いに同期して実行し
各データバスＡ，Ｂを介して同一の出力情報を出力す
る。３，４はＤ端子に入力する各ＣＰＵ１，２からの出
力情報を、対応するＣＰＵ１，２のライトパルスからな
るセットパルスＳ１，Ｓ２のＣＫ端子への入力によって
保持しかつＱ端子より出力する各出力情報保持回路とし
ての第１及び第２Ｄ−フリップフロップ（以下Ｄ−Ｆ／
Ｆとする）である。５はＩＮ端子に入力する第１ＣＰＵ
１のクロックパルスＣＫ１を所定周波数（例えば200KH
z）に分周してＯＵＴ端子からその分周出力ＣＫ２を出
力する分周回路である。この分周回路５は、第１ＣＰＵ
１のセットパルスＳ１がＲＳＴ端子に入力するとその分
周出力ＣＫ２をリセットするように構成されている。
６，７は前記第１及び第２Ｄ−Ｆ／Ｆ３，４の各出力が
Ｊ端子に入力し、この入力情報に応じた出力を前記分周
回路５の分周出力ＣＫ２のＣＫ端子への入力によって互
いに同期してＱ端子より発生する各情報出力同期回路と
しての第１及び第２ＪＫ−フリップフロップ（以下ＪＫ
−Ｆ／Ｆとする）である。尚、第１及び第２ＪＫ−Ｆ／
Ｆ６，７のＫ端子は常時“Ｈ”レベルとなるように例え
ば５Ｖの電圧が印加されている。
の入力情報に対して同一の処理を互いに同期して実行し
各データバスＡ，Ｂを介して同一の出力情報を出力す
る。３，４はＤ端子に入力する各ＣＰＵ１，２からの出
力情報を、対応するＣＰＵ１，２のライトパルスからな
るセットパルスＳ１，Ｓ２のＣＫ端子への入力によって
保持しかつＱ端子より出力する各出力情報保持回路とし
ての第１及び第２Ｄ−フリップフロップ（以下Ｄ−Ｆ／
Ｆとする）である。５はＩＮ端子に入力する第１ＣＰＵ
１のクロックパルスＣＫ１を所定周波数（例えば200KH
z）に分周してＯＵＴ端子からその分周出力ＣＫ２を出
力する分周回路である。この分周回路５は、第１ＣＰＵ
１のセットパルスＳ１がＲＳＴ端子に入力するとその分
周出力ＣＫ２をリセットするように構成されている。
６，７は前記第１及び第２Ｄ−Ｆ／Ｆ３，４の各出力が
Ｊ端子に入力し、この入力情報に応じた出力を前記分周
回路５の分周出力ＣＫ２のＣＫ端子への入力によって互
いに同期してＱ端子より発生する各情報出力同期回路と
しての第１及び第２ＪＫ−フリップフロップ（以下ＪＫ
−Ｆ／Ｆとする）である。尚、第１及び第２ＪＫ−Ｆ／
Ｆ６，７のＫ端子は常時“Ｈ”レベルとなるように例え
ば５Ｖの電圧が印加されている。
８は前記第１及び第２ＪＫ−Ｆ／Ｆ６，７の出力を照合
してその一致・不一致を判定する照合回路（特願昭６０
−４１１９７号に示す）で、一致していれば前記第１及
び第２ＪＫ−Ｆ／Ｆ６，７の出力と同一状態の出力を発
生し、不一致になったときはその後出力を発生しない構
成になっている。９は照合回路８の出力が交番出力のと
きに駆動され制御対象としてのリレー10を励磁駆動する
交流駆動回路としての交流リレードライバ回路である。
してその一致・不一致を判定する照合回路（特願昭６０
−４１１９７号に示す）で、一致していれば前記第１及
び第２ＪＫ−Ｆ／Ｆ６，７の出力と同一状態の出力を発
生し、不一致になったときはその後出力を発生しない構
成になっている。９は照合回路８の出力が交番出力のと
きに駆動され制御対象としてのリレー10を励磁駆動する
交流駆動回路としての交流リレードライバ回路である。
次に第２図のタイムチャートに基づいて動作を説明す
る。
る。
同一の入力情報に基づいて第１及び第２ＣＰＵ１，２が
それぞれのデータバスＡ，Ｂを介して第１及び第２Ｄ−
Ｆ／Ｆ３，４へ同一の情報、例えばリレー扛上情報（２
進数で“１”）を出力する。各Ｄ−Ｆ／Ｆ３，４はそれ
ぞれセットパルスＳ１，Ｓ２の立上り時にこのとき入力
している出力情報この場合は前記リレー扛上情報に対応
する“Ｈ”の出力を発生し、次段の各ＪＫ−Ｆ／Ｆ６，
７のＪ端子に入力する。尚、各Ｄ−Ｆ／Ｆ３，４は、各
ＣＰＵ１，２の出力情報が変化し、この変化した情報が
セットパルスＳ１，Ｓ２によってセットされるまでは前
の出力をそのまま保持する。
それぞれのデータバスＡ，Ｂを介して第１及び第２Ｄ−
Ｆ／Ｆ３，４へ同一の情報、例えばリレー扛上情報（２
進数で“１”）を出力する。各Ｄ−Ｆ／Ｆ３，４はそれ
ぞれセットパルスＳ１，Ｓ２の立上り時にこのとき入力
している出力情報この場合は前記リレー扛上情報に対応
する“Ｈ”の出力を発生し、次段の各ＪＫ−Ｆ／Ｆ６，
７のＪ端子に入力する。尚、各Ｄ−Ｆ／Ｆ３，４は、各
ＣＰＵ１，２の出力情報が変化し、この変化した情報が
セットパルスＳ１，Ｓ２によってセットされるまでは前
の出力をそのまま保持する。
一方、第１ＣＰＵ１の動作開始から分周回路５のＩＮ端
子に入力する第１ＣＰＵ１のクロックパルスＣＫ１は、
所定の周波数（200KHz）に分周され、その分周出力ＣＫ
２が常時各ＪＫ−Ｆ／Ｆ６，７のＣＫ端子に入力してい
る。そして、前記第１ＣＰＵ１からクロックパルスＣＫ
１と同期しているセットパルスＳ１が分周回路５のＲＳ
Ｔ端子に入力すると、その立下り時点で分周回路５はリ
セットされ分周出力ＣＫ２が停止される。このリセット
状態はセットパルスＳ１の立上りまで維持され、セット
パルスＳ１が立上ったときにリセットが解除され、改め
て分周動作を開始する。
子に入力する第１ＣＰＵ１のクロックパルスＣＫ１は、
所定の周波数（200KHz）に分周され、その分周出力ＣＫ
２が常時各ＪＫ−Ｆ／Ｆ６，７のＣＫ端子に入力してい
る。そして、前記第１ＣＰＵ１からクロックパルスＣＫ
１と同期しているセットパルスＳ１が分周回路５のＲＳ
Ｔ端子に入力すると、その立下り時点で分周回路５はリ
セットされ分周出力ＣＫ２が停止される。このリセット
状態はセットパルスＳ１の立上りまで維持され、セット
パルスＳ１が立上ったときにリセットが解除され、改め
て分周動作を開始する。
かかる分周出力ＣＫ２が各ＪＫ−Ｆ／Ｆ６，７に入力す
ると、各ＪＫ−Ｆ／Ｆ６，７のＪ端子は“Ｈ”であり、
Ｋ端子は常時５Ｖの電圧が印加され“Ｈ”の状態にある
ため、各ＪＫ−Ｆ／Ｆ６，７の出力は、分周出力ＣＫ２
が立上る毎に反転され交番出力が発生する。尚、分周回
路５の分周出力ＣＫ２をセットパルスＳ１でリセットす
ることによって、各Ｄ−Ｆ／Ｆ３，４からの出力が各Ｊ
Ｋ−Ｆ／Ｆ６，７へ入力するタイミングに対して分周出
力ＣＫ２の入力タイミングを遅らせるようにしている。
このような遅延機能を分周回路５に持たせることによ
り、各ＪＫ−Ｆ／Ｆ６，７のＪ端子入力が定常状態のと
きに分周出力ＣＫ２を入力させることができ、分周出力
ＣＫ２の入力タイミングの影響によってＪＫ−Ｆ／Ｆ
６，７の出力が不一致になることを防止している。
ると、各ＪＫ−Ｆ／Ｆ６，７のＪ端子は“Ｈ”であり、
Ｋ端子は常時５Ｖの電圧が印加され“Ｈ”の状態にある
ため、各ＪＫ−Ｆ／Ｆ６，７の出力は、分周出力ＣＫ２
が立上る毎に反転され交番出力が発生する。尚、分周回
路５の分周出力ＣＫ２をセットパルスＳ１でリセットす
ることによって、各Ｄ−Ｆ／Ｆ３，４からの出力が各Ｊ
Ｋ−Ｆ／Ｆ６，７へ入力するタイミングに対して分周出
力ＣＫ２の入力タイミングを遅らせるようにしている。
このような遅延機能を分周回路５に持たせることによ
り、各ＪＫ−Ｆ／Ｆ６，７のＪ端子入力が定常状態のと
きに分周出力ＣＫ２を入力させることができ、分周出力
ＣＫ２の入力タイミングの影響によってＪＫ−Ｆ／Ｆ
６，７の出力が不一致になることを防止している。
各ＪＫ−Ｆ／Ｆ６，７から出力される交番出力は、照合
回路８によって照合され互いに一致していれば、照合回
路８は交番出力を発生して交流リレードライバ回路９が
動作し出力を発生してリレー10を扛上する。
回路８によって照合され互いに一致していれば、照合回
路８は交番出力を発生して交流リレードライバ回路９が
動作し出力を発生してリレー10を扛上する。
その後、第１及び第２ＣＰＵ１，２の出力情報がリレー
落下情報（“０”）を出力したときは、第１及び第２Ｄ
−Ｆ／Ｆ３，４の出力が“Ｌ”となり、第１及び第２Ｊ
Ｋ−Ｆ／Ｆ６，７のＪ端子の入力が“Ｌ”となり、Ｋ端
子が“Ｈ”であるので、分周出力ＣＫ２に関係なく各Ｊ
Ｋ−Ｆ／Ｆ６，７の出力が“Ｌ”になり交番出力は停止
する。従って、照合回路８からの交番出力も停止し交流
リレードライバ回路９は出力せずリレー10は落下する。
落下情報（“０”）を出力したときは、第１及び第２Ｄ
−Ｆ／Ｆ３，４の出力が“Ｌ”となり、第１及び第２Ｊ
Ｋ−Ｆ／Ｆ６，７のＪ端子の入力が“Ｌ”となり、Ｋ端
子が“Ｈ”であるので、分周出力ＣＫ２に関係なく各Ｊ
Ｋ−Ｆ／Ｆ６，７の出力が“Ｌ”になり交番出力は停止
する。従って、照合回路８からの交番出力も停止し交流
リレードライバ回路９は出力せずリレー10は落下する。
一方、各ＣＰＵ１，２の出力情報がリレー扛上出力のと
きに回路異常が発生すると、照合回路８の入力が不一致
となり照合回路８の交番出力は停止し、その後交番出力
は発生せずリレー10を落下（安全側）状態を保つ。
きに回路異常が発生すると、照合回路８の入力が不一致
となり照合回路８の交番出力は停止し、その後交番出力
は発生せずリレー10を落下（安全側）状態を保つ。
また、前記回路異常のうちどちらかのＤ−Ｆ／Ｆ６又は
７の出力がリレー扛上側に故障する異常の場合、ＣＰＵ
がリレー落下情報を出力するまでは異常判定ができず、
この間に他のＤ−Ｆ／Ｆ７又は６が同じくリレー扛上側
に故障した場合には、その後、ＣＰＵからリレー落下情
報が出力してもリレー10が扛上され続け危険となる。こ
のため、リレー扛上情報の出力時には、リレー10が落下
しない程度の短時間、各ＣＰＵ１，２から落下出力を発
生させる。これにより、正常に動作している系では、そ
の出力時間だけＪＫ−Ｆ／Ｆの出力が落下出力となる
が、扛上側に故障している系のＪＫ−Ｆ／Ｆの出力はそ
のまま扛上出力となり、照合回路８で異常が検出できる
と共に、照合回路８の交番出力が以後停止してリレー10
を落下状態に保つ。
７の出力がリレー扛上側に故障する異常の場合、ＣＰＵ
がリレー落下情報を出力するまでは異常判定ができず、
この間に他のＤ−Ｆ／Ｆ７又は６が同じくリレー扛上側
に故障した場合には、その後、ＣＰＵからリレー落下情
報が出力してもリレー10が扛上され続け危険となる。こ
のため、リレー扛上情報の出力時には、リレー10が落下
しない程度の短時間、各ＣＰＵ１，２から落下出力を発
生させる。これにより、正常に動作している系では、そ
の出力時間だけＪＫ−Ｆ／Ｆの出力が落下出力となる
が、扛上側に故障している系のＪＫ−Ｆ／Ｆの出力はそ
のまま扛上出力となり、照合回路８で異常が検出できる
と共に、照合回路８の交番出力が以後停止してリレー10
を落下状態に保つ。
かかる構成によれば、各ＣＰＵ１，２の出力を直流で行
ってもフェイルセイフを確保する高い周波数の交番出力
を得ることができる。従って、各ＣＰＵの処理負荷を軽
減できると共に、汎用ＩＣを用いることができ、コスト
が安価で、しかも出力回路全体をコンパクトにできるよ
うになる。
ってもフェイルセイフを確保する高い周波数の交番出力
を得ることができる。従って、各ＣＰＵの処理負荷を軽
減できると共に、汎用ＩＣを用いることができ、コスト
が安価で、しかも出力回路全体をコンパクトにできるよ
うになる。
尚、出力情報保持回路としてＤ−Ｆ／Ｆを用いたがＲＳ
−Ｆ／Ｆでもよく、また、情報出力同期回路についても
ＪＫ−Ｆ／Ｆの他にＡＮＤ回路でも構成でき、これらは
本実施例のものに限定するものではない。また、本実施
例では、２重系のバス同期システムへの適用例を示した
が３重系等他の多重系にも適用することは可能である。
−Ｆ／Ｆでもよく、また、情報出力同期回路についても
ＪＫ−Ｆ／Ｆの他にＡＮＤ回路でも構成でき、これらは
本実施例のものに限定するものではない。また、本実施
例では、２重系のバス同期システムへの適用例を示した
が３重系等他の多重系にも適用することは可能である。
＜発明の効果＞ 以上述べたように本発明によれば、ＣＰＵの出力を直流
とすることができるので、ＣＰＵの処理負荷を軽減でき
る。また、発振器を用いることなく汎用ＩＣを用いて高
周波数の交番出力を得られるので、容易にフェイルセイ
フ機能が得られると共に、出力回路のコンパクト化とコ
ストダウンを図ることができる。
とすることができるので、ＣＰＵの処理負荷を軽減でき
る。また、発振器を用いることなく汎用ＩＣを用いて高
周波数の交番出力を得られるので、容易にフェイルセイ
フ機能が得られると共に、出力回路のコンパクト化とコ
ストダウンを図ることができる。
第１図は本発明の一実施例を示す回路構成図、第２図は
同上実施例の出力タイムチャートである。 １……第１ＣＰＵ、２……第２ＣＰＵ、３……第１Ｄ−
Ｆ／Ｆ、４……第２Ｄ−Ｆ／Ｆ、５……分周回路、６…
…第１ＪＫ−Ｆ／Ｆ、７……第２ＪＫ−Ｆ／Ｆ、８……
照合回路、９……交流リレードライバ回路、10……リレ
ー
同上実施例の出力タイムチャートである。 １……第１ＣＰＵ、２……第２ＣＰＵ、３……第１Ｄ−
Ｆ／Ｆ、４……第２Ｄ−Ｆ／Ｆ、５……分周回路、６…
…第１ＪＫ−Ｆ／Ｆ、７……第２ＪＫ−Ｆ／Ｆ、８……
照合回路、９……交流リレードライバ回路、10……リレ
ー
Claims (1)
- 【請求項１】同一の入力情報に対して同一の処理を同期
して行う複数のＣＰＵを有し、各ＣＰＵのデータバス上
の出力情報の一致・不一致を照合して、一致時は出力情
報に応じて制御対象を動作させ、不一致時は出力情報を
無効として動作を停止させる多重系バス同期システムに
おいて、各ＣＰＵに対応して設けられ対応するＣＰＵの
出力情報を当該ＣＰＵからのセット信号によって保持し
出力する各出力情報保持回路と、ＣＰＵのクロック信号
を所定周波数に分周して出力すると共に当該クロック信
号を出力するＣＰＵの前記セット信号によって分周出力
をリセットする分周回路と、各出力情報保持回路の出力
をそれぞれ入力しこの入力情報に応じた出力を前記分周
回路の分周出力によって同期して発生する各情報出力同
期回路と、該各情報出力同期回路のそれぞれの出力の一
致・不一致を照合して一致時は入力する出力情報に応じ
た出力を発生し、不一致時は出力を発生しない照合回路
と、該照合回路の出力が交番出力のとき駆動して前記制
御対象を駆動する交流駆動回路とを備えて構成したこと
を特徴とする多重系バス同期システムのフェイルセイフ
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203871A JPH069035B2 (ja) | 1986-09-01 | 1986-09-01 | 多重系バス同期システムのフエイルセイフ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203871A JPH069035B2 (ja) | 1986-09-01 | 1986-09-01 | 多重系バス同期システムのフエイルセイフ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361348A JPS6361348A (ja) | 1988-03-17 |
| JPH069035B2 true JPH069035B2 (ja) | 1994-02-02 |
Family
ID=16481092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203871A Expired - Fee Related JPH069035B2 (ja) | 1986-09-01 | 1986-09-01 | 多重系バス同期システムのフエイルセイフ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069035B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60188470A (ja) * | 1984-03-08 | 1985-09-25 | Sumitomo Chem Co Ltd | 銅フタロシアニン顔料の製造法 |
| JP6898212B2 (ja) * | 2017-11-29 | 2021-07-07 | 長谷川香料株式会社 | 香料組成物、これを含有する飲食品および香粧品、ならびにアセタール化合物およびその製造方法 |
-
1986
- 1986-09-01 JP JP61203871A patent/JPH069035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361348A (ja) | 1988-03-17 |
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