JPH0685575B2 - エンフアシス回路 - Google Patents
エンフアシス回路Info
- Publication number
- JPH0685575B2 JPH0685575B2 JP61156784A JP15678486A JPH0685575B2 JP H0685575 B2 JPH0685575 B2 JP H0685575B2 JP 61156784 A JP61156784 A JP 61156784A JP 15678486 A JP15678486 A JP 15678486A JP H0685575 B2 JPH0685575 B2 JP H0685575B2
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- JP
- Japan
- Prior art keywords
- circuit
- emphasis
- signal
- amplitude
- pass filter
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- Expired - Lifetime
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はエンファシス回路に係り、例えば、VTR等にお
いてビデオ信号をプリエンファシス及びディエンファシ
スする回路に関する。
いてビデオ信号をプリエンファシス及びディエンファシ
スする回路に関する。
従来の技術 VTRにおけるビデオ信号の記録，再生に際して、SN比改
善のためにメインエンファシス回路の他にノンリニアプ
リエンファシス回路が用いられている。
善のためにメインエンファシス回路の他にノンリニアプ
リエンファシス回路が用いられている。
第10図は従来のノンリニアプリエンファシス回路の一例
のブロック系統図を示す。端子１に入来した入力ビデオ
信号a0（第11図（Ａ））は時定数T0＝R0C0のRC回路（低
域フィルタ）及び減算器にて構成される高域フィルタ２
にて高域成分を抽出された後、リミッタ３にて振幅制限
され、係数回路４にて係数Ｘ倍される。このＸ倍されて
取出された信号は元の入力信号a0と加算器５にて加算さ
れて信号b0（同図（Ｂ））とされ、出力端子６より取出
される。なお、同図（Ｂ）中、破線はリミッタ３がない
場合の波形を示す。
のブロック系統図を示す。端子１に入来した入力ビデオ
信号a0（第11図（Ａ））は時定数T0＝R0C0のRC回路（低
域フィルタ）及び減算器にて構成される高域フィルタ２
にて高域成分を抽出された後、リミッタ３にて振幅制限
され、係数回路４にて係数Ｘ倍される。このＸ倍されて
取出された信号は元の入力信号a0と加算器５にて加算さ
れて信号b0（同図（Ｂ））とされ、出力端子６より取出
される。なお、同図（Ｂ）中、破線はリミッタ３がない
場合の波形を示す。
この場合、入力信号a0の振幅が大であるときはリミッタ
３が動作するのでエンファシス量は同図（Ｂ）の実線に
示すように小さく、入力信号a0の振幅が小であるときは
リミッタ３が動作しないのでエンファシス量はＸとな
り、夫々の場合の周波数特性は第12図に示す如くとな
る。ノンリニアエンファシス回路を用いることにより、
後段のホワイト／ダーククリップ回路において信号のエ
ッジ部分が切取られることが少なく、エンファシス量を
増やすことができ、SN比を改善し得る。
３が動作するのでエンファシス量は同図（Ｂ）の実線に
示すように小さく、入力信号a0の振幅が小であるときは
リミッタ３が動作しないのでエンファシス量はＸとな
り、夫々の場合の周波数特性は第12図に示す如くとな
る。ノンリニアエンファシス回路を用いることにより、
後段のホワイト／ダーククリップ回路において信号のエ
ッジ部分が切取られることが少なく、エンファシス量を
増やすことができ、SN比を改善し得る。
発明が解決しようとする問題点 上記従来回路は回路の時定数が入力信号a0の振幅の大小
に拘らず一定であるため、大振幅入力時はリミッタが動
作している期間が長くなり、特に、中域の周波数特性が
増加する。これにより、後段のメインプリエンファシス
回路により更に高域増強されてクリップ回路によって波
形が大きく欠損される問題点があった。
に拘らず一定であるため、大振幅入力時はリミッタが動
作している期間が長くなり、特に、中域の周波数特性が
増加する。これにより、後段のメインプリエンファシス
回路により更に高域増強されてクリップ回路によって波
形が大きく欠損される問題点があった。
又、再生側においても時定数が一定であるため、大振幅
入力時はクリップ回路でクリップしている期間が長くな
り、クリップしている期間はSN比改善効果が得られず、
特に、大振幅のエッジ直後にノイズが残ってしまう問題
点があった。
入力時はクリップ回路でクリップしている期間が長くな
り、クリップしている期間はSN比改善効果が得られず、
特に、大振幅のエッジ直後にノイズが残ってしまう問題
点があった。
本発明は、プリエンファシスにおいて、大振幅入力時に
中域のプリエンファシス量を小に抑え得、後段のクリッ
プ回路による波形欠損を小に抑え得、一方、ディエンフ
ァシスにおいて、大振幅入力時にエッジノイズ低減効果
を大きくし得るエンファシス回路を提供することを目的
とする。
中域のプリエンファシス量を小に抑え得、後段のクリッ
プ回路による波形欠損を小に抑え得、一方、ディエンフ
ァシスにおいて、大振幅入力時にエッジノイズ低減効果
を大きくし得るエンファシス回路を提供することを目的
とする。
問題点を解決するための手段 本発明回路は、第１図に示す如く、入力ビデオ信号の高
域成分を抽出する高域成分抽出回路９と、高域成分抽出
回路９の出力を振幅制限した後第１の係数を乗じて入力
ビデオ信号と加算してエンファシス出力として取出す回
路（リミッタ３、係数回路４、加算器５）と、上記振幅
制限された信号に第２の係数を乗じて上記入力ビデオ信
号から減算して上記高域成分抽出回路に供給する回路
（係数回路８、減算器７）とを設けてなる。
域成分を抽出する高域成分抽出回路９と、高域成分抽出
回路９の出力を振幅制限した後第１の係数を乗じて入力
ビデオ信号と加算してエンファシス出力として取出す回
路（リミッタ３、係数回路４、加算器５）と、上記振幅
制限された信号に第２の係数を乗じて上記入力ビデオ信
号から減算して上記高域成分抽出回路に供給する回路
（係数回路８、減算器７）とを設けてなる。
作用 大振幅入力時、リミッタ３の伝達関数GLが零に近ずき、
系の応答が速くなり、リミッタ３が動作している期間が
短かくなってエンファシス量も小になるため、プリエン
ファシスにおいては、大振幅入力時、中域の周波数特性
をより小さくし得、クリップ回路による波形欠損を小に
抑え得、ディエンファシスにおいては、ディエンファシ
ス量の少ない期間を短くし得るので大振幅のエッジノイ
ズ低減効果が大きい。
系の応答が速くなり、リミッタ３が動作している期間が
短かくなってエンファシス量も小になるため、プリエン
ファシスにおいては、大振幅入力時、中域の周波数特性
をより小さくし得、クリップ回路による波形欠損を小に
抑え得、ディエンファシスにおいては、ディエンファシ
ス量の少ない期間を短くし得るので大振幅のエッジノイ
ズ低減効果が大きい。
実施例 第１図は本発明回路の第１実施例（プリエンファシス回
路）のブロック系統図を示し、同図中、第10図と同一構
成部分には同一番号を付す。端子１に入来した入力信号
a1（第２図（Ａ））は後述の減算器７を介して時定数Ｔ
＝RCのRC回路（低域フィルタ）及び減算器にて構成され
る高域フィルタ（高域成分抽出回路）９に供給されて信
号c1（同図（Ｃ））とされ、リミッタ３にて振幅制限さ
れて信号d1（同図（Ｄ））とされる。信号d1は係数回路
８に係数Ｋ（＜１）倍され、減算器７に供給されて入力
信号a1から減算されて信号b1（同図（Ｂ））とされる。
信号d1は係数回路４にてＸ（＞１）倍された後、加算器
５にて入力信号a1に加算されて信号e1（同図（Ｅ））と
され、出力端子６より取出される。なお、第２図中、破
線はリミッタ３がない場合の波形を示す。
路）のブロック系統図を示し、同図中、第10図と同一構
成部分には同一番号を付す。端子１に入来した入力信号
a1（第２図（Ａ））は後述の減算器７を介して時定数Ｔ
＝RCのRC回路（低域フィルタ）及び減算器にて構成され
る高域フィルタ（高域成分抽出回路）９に供給されて信
号c1（同図（Ｃ））とされ、リミッタ３にて振幅制限さ
れて信号d1（同図（Ｄ））とされる。信号d1は係数回路
８に係数Ｋ（＜１）倍され、減算器７に供給されて入力
信号a1から減算されて信号b1（同図（Ｂ））とされる。
信号d1は係数回路４にてＸ（＞１）倍された後、加算器
５にて入力信号a1に加算されて信号e1（同図（Ｅ））と
され、出力端子６より取出される。なお、第２図中、破
線はリミッタ３がない場合の波形を示す。
ここで、この系全体の伝達関数をＨ（ｓ）、リミッタ３
の伝達関数をGL（入力信号a1が大振幅の場合GL≒0,入力
信号a1が小振幅の場合GL≒１）で近似的に表わすと、 となり、周波数特性は第３図に示す如くとなる。
の伝達関数をGL（入力信号a1が大振幅の場合GL≒0,入力
信号a1が小振幅の場合GL≒１）で近似的に表わすと、 となり、周波数特性は第３図に示す如くとなる。
この場合、小振幅入力時に第10図と同じエンファシス効
果を得るには、高域フィルタ９のRC回路の時定数Ｔを
（１−Ｋ）T0に設定すればよい。ここで、本実施例では
リミッタ３及び係数回路８のループを設けているので、
大振幅入力時はリミッタ３の伝達関数GLが次第に零に近
ずき、これにより、系の時定数はRC回路の時定数RCに近
ずいて小振幅入力時の時定数の（１−Ｋ）倍になり、応
答が速くなる。このため、大振幅入力時では、リミッタ
３が動作している期間が短かくなり、又、系のエンファ
シス量が小さくなる。
果を得るには、高域フィルタ９のRC回路の時定数Ｔを
（１−Ｋ）T0に設定すればよい。ここで、本実施例では
リミッタ３及び係数回路８のループを設けているので、
大振幅入力時はリミッタ３の伝達関数GLが次第に零に近
ずき、これにより、系の時定数はRC回路の時定数RCに近
ずいて小振幅入力時の時定数の（１−Ｋ）倍になり、応
答が速くなる。このため、大振幅入力時では、リミッタ
３が動作している期間が短かくなり、又、系のエンファ
シス量が小さくなる。
従って、大振幅入力時においては、特に、中域の周波数
特性が第10図に示す従来回路ほど増加せず、これによ
り、後段のメインプリエンファシス回路にて更に高域増
強されてもクリップ回路による波形欠損は従来回路に比
して小さく抑えられる。
特性が第10図に示す従来回路ほど増加せず、これによ
り、後段のメインプリエンファシス回路にて更に高域増
強されてもクリップ回路による波形欠損は従来回路に比
して小さく抑えられる。
第４図は本発明回路の第２実施例（プリエンファシス／
ディエンファシス回路）のブロック系統図を示し、同図
中、第１図と同一構成部分には同一番号を付してその説
明を省略する。プリエンファシス回路として動作させる
場合、スイッチＳを端子Ｐ側に接続する。同図中、一点
鎖線で包囲した回路の伝達関数をＧ（ｓ）とすると、こ
のプリエンファシス回路は第５図（Ａ）に示す回路にな
り、系全体の伝達関数は１＋Ｇ（ｓ）である。この場
合、出力は端子6Pより取出される。
ディエンファシス回路）のブロック系統図を示し、同図
中、第１図と同一構成部分には同一番号を付してその説
明を省略する。プリエンファシス回路として動作させる
場合、スイッチＳを端子Ｐ側に接続する。同図中、一点
鎖線で包囲した回路の伝達関数をＧ（ｓ）とすると、こ
のプリエンファシス回路は第５図（Ａ）に示す回路にな
り、系全体の伝達関数は１＋Ｇ（ｓ）である。この場
合、出力は端子6Pより取出される。
一方、デイエンファシス回路として動作させる場合、ス
イッチＳを端子Ｄ側に接続する。この場合、係数回路４
の出力信号はスイッチＳを介して減算器10に供給され、
元の入力信号から減算される。この減算出力は高域減衰
された信号として端子6Dより取出される。このディエン
ファシス回路は第５図（Ｂ）に示す回路になり、系全体
の伝達関数は1/（１＋Ｇ（ｓ））であり、プリエンファ
シス回路と相補性を有するディエンファシス回路を得る
ことができる。
イッチＳを端子Ｄ側に接続する。この場合、係数回路４
の出力信号はスイッチＳを介して減算器10に供給され、
元の入力信号から減算される。この減算出力は高域減衰
された信号として端子6Dより取出される。このディエン
ファシス回路は第５図（Ｂ）に示す回路になり、系全体
の伝達関数は1/（１＋Ｇ（ｓ））であり、プリエンファ
シス回路と相補性を有するディエンファシス回路を得る
ことができる。
このものも大振幅入力時に系全体の応答が速いのでリミ
ッタ３が動作している期間が短かくなり、これにより、
ディエンファシス時に後段のクリップ回路においてクリ
ップされる時間も短くなる（ディエンファシス量の少な
い期間も短くなる）ので、従来回路に比して大振幅のエ
ッジノイズ低減効果が大きい。
ッタ３が動作している期間が短かくなり、これにより、
ディエンファシス時に後段のクリップ回路においてクリ
ップされる時間も短くなる（ディエンファシス量の少な
い期間も短くなる）ので、従来回路に比して大振幅のエ
ッジノイズ低減効果が大きい。
第６図は本発明回路の第３実施例のブロック系統図を示
す。このものは、係数回路４においてリミッタ31の出力
がＸ倍されるのでオーバーシュートが大きくなった分、
リミッタ32でこのオーバーシュートを制限するものであ
り、その周波数特性は第７図に示す如くである。この他
の基本的な動作は上記各実施例と同様であるので、その
説明を省略する。
す。このものは、係数回路４においてリミッタ31の出力
がＸ倍されるのでオーバーシュートが大きくなった分、
リミッタ32でこのオーバーシュートを制限するものであ
り、その周波数特性は第７図に示す如くである。この他
の基本的な動作は上記各実施例と同様であるので、その
説明を省略する。
第８図は本発明回路の第４実施例のブロック系統図を示
す。このものは、上記各実施例におけるCR回路及び減算
器にて構成される回路を高域フィルタ11で構成し、係数
回路12の係数を（１＋Ｋ）Ｘとしたものであり、その周
波数特性は第９図に示す如くである。このものは、減算
器を１個少なく構成し得る。
す。このものは、上記各実施例におけるCR回路及び減算
器にて構成される回路を高域フィルタ11で構成し、係数
回路12の係数を（１＋Ｋ）Ｘとしたものであり、その周
波数特性は第９図に示す如くである。このものは、減算
器を１個少なく構成し得る。
なお、本出願人は先に特願昭60−59098号（発明の名称
「輝度信号再生装置及び記録再生装置」）において、高
域フィルタとして輝度信号を1H以下の微小量遅延する遅
延回路と、入力輝度信号からこの遅延回路の出力信号を
減算する減算器とからなる回路を用いたが、本願発明に
おける高域フィルタ９のRC回路を上記遅延回路で構成し
ても上記各実施例と同様の効果を得ることができる。
「輝度信号再生装置及び記録再生装置」）において、高
域フィルタとして輝度信号を1H以下の微小量遅延する遅
延回路と、入力輝度信号からこの遅延回路の出力信号を
減算する減算器とからなる回路を用いたが、本願発明に
おける高域フィルタ９のRC回路を上記遅延回路で構成し
ても上記各実施例と同様の効果を得ることができる。
発明の効果 本発明回路によれば、大振幅入力時、系の応答が速くな
り、リミッタが動作している期間が短かくなるため、プ
リエンファシスにおいては、大振幅入力時、中域の周波
数特性をより小さくし得、クリップ回路による波形欠損
を小に制え得、ディエンファシスにおいても、リミッタ
にかかる期間が少なくなるので、大振幅のエッジ直後の
ノイズ低減効果も期待でき又、回路構成が簡単であるの
でIC化に適している等の特長を有する。
り、リミッタが動作している期間が短かくなるため、プ
リエンファシスにおいては、大振幅入力時、中域の周波
数特性をより小さくし得、クリップ回路による波形欠損
を小に制え得、ディエンファシスにおいても、リミッタ
にかかる期間が少なくなるので、大振幅のエッジ直後の
ノイズ低減効果も期待でき又、回路構成が簡単であるの
でIC化に適している等の特長を有する。
第１図及び第２図は夫々本発明回路の第１実施例のブロ
ック系統図及びその信号波形図、第３図は第１図示の回
路の周波数特性図、第４図及び第５図は夫々本発明回路
の第２実施例のブロック系統図及びその等価回路図、第
６図及び第７図は夫々本発明回路の第３実施例のブロッ
ク系統図及びその周波数特性図、第８図及び第９図は夫
々本発明回路の第４実施例のブロック系統図及びその周
波数特性図、第10図及び第11図は夫々従来回路の一例の
ブロック系統図及びその信号波形図、第12図は第10図示
の回路の周波数特性図である。 １…ビデオ信号入力端子、3,31，32…リミッタ、4,8,12
…係数回路、５…加算器、6,6P，6D…出力端子、7,10…
減算器、9,11…高域フィルタ。
ック系統図及びその信号波形図、第３図は第１図示の回
路の周波数特性図、第４図及び第５図は夫々本発明回路
の第２実施例のブロック系統図及びその等価回路図、第
６図及び第７図は夫々本発明回路の第３実施例のブロッ
ク系統図及びその周波数特性図、第８図及び第９図は夫
々本発明回路の第４実施例のブロック系統図及びその周
波数特性図、第10図及び第11図は夫々従来回路の一例の
ブロック系統図及びその信号波形図、第12図は第10図示
の回路の周波数特性図である。 １…ビデオ信号入力端子、3,31，32…リミッタ、4,8,12
…係数回路、５…加算器、6,6P，6D…出力端子、7,10…
減算器、9,11…高域フィルタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 孝次郎 神奈川県横浜市神奈川区守屋町３丁目12番 地 日本ビクター株式会社内 (56)参考文献 特開 昭61−218284（ＪＰ，Ａ)
Claims (4)
- 【請求項１】入力ビデオ信号の高域成分を抽出する高域
成分抽出回路と、該高域成分抽出回路の出力を振幅制限
した後第１の係数を乗じて該入力ビデオ信号と加算して
エンファシス出力として取出す回路とを有するエンファ
シス回路において、上記振幅制限された信号に第２の係
数を乗じて上記入力ビデオ信号から減算して上記高域成
分抽出回路に供給する回路を更に設けてなることを特徴
とするエンファシス回路。 - 【請求項２】該高域成分抽出回路は、低域フィルタと、
該低域フィルタの出力を該入力ビデオ信号から減算する
回路とより構成してなることを特徴とする特許請求の範
囲第１項記載のエンファシス回路。 - 【請求項３】該低域フィルタは、該入力ビデオ信号を1H
以下の微小量遅延する遅延回路にて構成してなることを
特徴とする特許請求の範囲第２項記載のエンファシス回
路。 - 【請求項４】該高域成分抽出回路は、１個の高域フィル
タにて構成してなることを特徴とする特許請求の範囲第
１項記載のエンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156784A JPH0685575B2 (ja) | 1986-07-03 | 1986-07-03 | エンフアシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156784A JPH0685575B2 (ja) | 1986-07-03 | 1986-07-03 | エンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313481A JPS6313481A (ja) | 1988-01-20 |
| JPH0685575B2 true JPH0685575B2 (ja) | 1994-10-26 |
Family
ID=15635234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156784A Expired - Lifetime JPH0685575B2 (ja) | 1986-07-03 | 1986-07-03 | エンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685575B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860105A (en) * | 1987-05-22 | 1989-08-22 | Victor Company Of Japan, Ltd. | Noise Reducing circuit of a video signal |
-
1986
- 1986-07-03 JP JP61156784A patent/JPH0685575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313481A (ja) | 1988-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |