JPH0684383A - マスクプログラム型読み出し専用メモリ - Google Patents
マスクプログラム型読み出し専用メモリInfo
- Publication number
- JPH0684383A JPH0684383A JP23826092A JP23826092A JPH0684383A JP H0684383 A JPH0684383 A JP H0684383A JP 23826092 A JP23826092 A JP 23826092A JP 23826092 A JP23826092 A JP 23826092A JP H0684383 A JPH0684383 A JP H0684383A
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- Japan
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- transistor
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- cell transistors
- memory
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Abstract
(57)【要約】
【目的】１個のメモリセルトランジスタで２ビット以上
の情報量を記憶できるようにし、集積度の向上を図る。 【構成】複数のメモリセルトランジスタ16, 17が接続さ
れてなるマスクＲＯＭを前提としている。そして、上記
各メモリセルトランジスタ16, 17は、ソースとドレイン
との間にチャネルの他、ＲＯＭデータによって制御可能
な電流経路20, 21を形成可能に構成されている。この結
果、ビット線電位を決定するメモリセルトランジスタ1
6, 17のソース・ドレイン間抵抗を４種類に可変し、１
のメモリセルトランジスタ16, 17に４ビットの情報量を
書き込めるようにしている。
の情報量を記憶できるようにし、集積度の向上を図る。 【構成】複数のメモリセルトランジスタ16, 17が接続さ
れてなるマスクＲＯＭを前提としている。そして、上記
各メモリセルトランジスタ16, 17は、ソースとドレイン
との間にチャネルの他、ＲＯＭデータによって制御可能
な電流経路20, 21を形成可能に構成されている。この結
果、ビット線電位を決定するメモリセルトランジスタ1
6, 17のソース・ドレイン間抵抗を４種類に可変し、１
のメモリセルトランジスタ16, 17に４ビットの情報量を
書き込めるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、マスクプログラム型読
み出し専用メモリ（以下、マスクＲＯＭと称す。）に関
し、特に、集積度の向上対策に係るものである。
み出し専用メモリ（以下、マスクＲＯＭと称す。）に関
し、特に、集積度の向上対策に係るものである。
【０００２】
【従来の技術】図２は、従来のメモリセル直列接続型イ
オン注入方式のマスクＲＯＭにおけるメモリセルを示し
たものである。この図２において、１は、アルミニウム
配線されたビット線、２は、選択線トランジスタ５のゲ
ート電極である選択線、３及び４は、メモリセルトラン
ジスタ６，７のゲート電極であるワード線、８は、ビッ
ト線セレクタ、９は、センスアンプであって、上記選択
線トランジスタ５とメモリセルトランジスタ６，７とが
直列に接続されてトランジスタ部T1が構成されている。
尚、他の３組のトランジスタ部T2〜T4も同様に構成され
ている。そして、ＲＯＭデータの書き込みは、上記メモ
リセルトランジスタ６，７におけるゲート下へのイオン
注入によって行われている。
オン注入方式のマスクＲＯＭにおけるメモリセルを示し
たものである。この図２において、１は、アルミニウム
配線されたビット線、２は、選択線トランジスタ５のゲ
ート電極である選択線、３及び４は、メモリセルトラン
ジスタ６，７のゲート電極であるワード線、８は、ビッ
ト線セレクタ、９は、センスアンプであって、上記選択
線トランジスタ５とメモリセルトランジスタ６，７とが
直列に接続されてトランジスタ部T1が構成されている。
尚、他の３組のトランジスタ部T2〜T4も同様に構成され
ている。そして、ＲＯＭデータの書き込みは、上記メモ
リセルトランジスタ６，７におけるゲート下へのイオン
注入によって行われている。
【０００３】そこで、以下、図２に基づいて上記マスク
ＲＯＭの読み出し動作について説明する。先ず、メモリ
セル群の中で上記トランジスタ部T1におけるメモリセル
トランジスタ６が選択されている状態において、選択さ
れた選択線２はハイレベルとなり、他の選択線２はロウ
レベルとなる。また、選択されたワード線３はロウレベ
ルとなり、他のワード線４はハイレベルとなる。このメ
モリセルトランジスタ６が選択されている状態におい
て、選択されたメモリセルトランジスタ６がディプレッ
ション型ＭＯＳトランジスタ（以下、ＤＭＯＳと称
す。）であれば、ビット線１とグラウンドとの間にメモ
リセルトランジスタ６を介して電流パスが生じる。そし
て、上記ビット線１はその先につながっているセンスア
ンプ９の負荷トランジスタによってチャージアップされ
るが、このチャージアップよりもビット線１とグラウン
ドとの間の電流パスが勝り、ビット線１の電位はロウレ
ベルとなる。一方、選択されたメモリセルトランジスタ
６がエンハンスメント型ＭＯＳトランジスタ（以下、Ｅ
ＭＯＳと称す。）であれば、ビット線１とグラウンドと
の間に電流パスは生じず、ビット線１は、その先につな
がっているセンスアンプ９の負荷トランジスタによって
チャージアップされ、ビット線１の電位はハイレベルと
なる。
ＲＯＭの読み出し動作について説明する。先ず、メモリ
セル群の中で上記トランジスタ部T1におけるメモリセル
トランジスタ６が選択されている状態において、選択さ
れた選択線２はハイレベルとなり、他の選択線２はロウ
レベルとなる。また、選択されたワード線３はロウレベ
ルとなり、他のワード線４はハイレベルとなる。このメ
モリセルトランジスタ６が選択されている状態におい
て、選択されたメモリセルトランジスタ６がディプレッ
ション型ＭＯＳトランジスタ（以下、ＤＭＯＳと称
す。）であれば、ビット線１とグラウンドとの間にメモ
リセルトランジスタ６を介して電流パスが生じる。そし
て、上記ビット線１はその先につながっているセンスア
ンプ９の負荷トランジスタによってチャージアップされ
るが、このチャージアップよりもビット線１とグラウン
ドとの間の電流パスが勝り、ビット線１の電位はロウレ
ベルとなる。一方、選択されたメモリセルトランジスタ
６がエンハンスメント型ＭＯＳトランジスタ（以下、Ｅ
ＭＯＳと称す。）であれば、ビット線１とグラウンドと
の間に電流パスは生じず、ビット線１は、その先につな
がっているセンスアンプ９の負荷トランジスタによって
チャージアップされ、ビット線１の電位はハイレベルと
なる。
【０００４】そして、出力データはこのビット線１のレ
ベルの高低によって制御され、記憶データが読み出され
る。
ベルの高低によって制御され、記憶データが読み出され
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のマスクＲＯＭにおいては、１個のメモリセルト
ランジスタ６，７のソースとドレン間に１つの電流経路
（ソース・ドレン間のチャネル）のみを形成するように
している。したがって、１個のメモリセルトランジスタ
６，７に１ビットの情報量しか記憶できず、集積度が上
がらないという問題があった。
た従来のマスクＲＯＭにおいては、１個のメモリセルト
ランジスタ６，７のソースとドレン間に１つの電流経路
（ソース・ドレン間のチャネル）のみを形成するように
している。したがって、１個のメモリセルトランジスタ
６，７に１ビットの情報量しか記憶できず、集積度が上
がらないという問題があった。
【０００６】本発明は、斯かる点に鑑みてなされたもの
で、１個のメモリセルトランジスタで２ビット以上の情
報量を記憶できるようにし、より集積度の高いマスクＲ
ＯＭを提供することを目的とするものである。
で、１個のメモリセルトランジスタで２ビット以上の情
報量を記憶できるようにし、より集積度の高いマスクＲ
ＯＭを提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、先ず、複数のメモリセル
トランジスタが接続されてなるマスクＲＯＭを前提とし
ている。そして、上記各メモリセルトランジスタは、該
メモリセルトランジスタに２ビット以上の情報量を書き
込めるようにメモリセルトランジスタのソースとドレイ
ンとの間に複数の電流経路を形成可能に構成されたもの
である。
めに、本発明が講じた手段は、先ず、複数のメモリセル
トランジスタが接続されてなるマスクＲＯＭを前提とし
ている。そして、上記各メモリセルトランジスタは、該
メモリセルトランジスタに２ビット以上の情報量を書き
込めるようにメモリセルトランジスタのソースとドレイ
ンとの間に複数の電流経路を形成可能に構成されたもの
である。
【０００８】
【作用】上記の構成により、本発明では、１メモリセル
トランジスタを介して流れる電流経路を選択して情報デ
ータを書き込むので、１メモリセルトランジスタを流れ
る電流値が複数種類となり、該１メモリセルトランジス
タに２ビット以上の情報量を書き込むことができること
になる。この結果、従来より集積度の高いメモリとする
ことができる。
トランジスタを介して流れる電流経路を選択して情報デ
ータを書き込むので、１メモリセルトランジスタを流れ
る電流値が複数種類となり、該１メモリセルトランジス
タに２ビット以上の情報量を書き込むことができること
になる。この結果、従来より集積度の高いメモリとする
ことができる。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１に示すように、11は、アルミニウム配線さ
れたビット線、12は、選択線トランジスタ15のゲート電
極である選択線、13及び14は、メモリセルトランジスタ
16, 17のゲート電極であるワード線、18は、ビット線セ
レクタ、19は、センスアンプであって、上記選択線トラ
ンジスタ15とメモリセルトランジスタ16, 17とが直列に
接続されてトランジスタ部Ｔ11が形成され、メモリセル
直列接続型イオン注入方式のマスクＲＯＭが構成されて
いる。そして、本発明の特徴として、上記メモリセルト
ランジスタ16, 17において、ソースとドレンとの間に
は、ソースとドレン間の電流経路であるチャネルの他、
抵抗体R1, R2を有する電流経路20, 21が形成されてい
る。尚、他の３組のトランジスタ部Ｔ12〜Ｔ14も同様に
構成されている。
明する。図１に示すように、11は、アルミニウム配線さ
れたビット線、12は、選択線トランジスタ15のゲート電
極である選択線、13及び14は、メモリセルトランジスタ
16, 17のゲート電極であるワード線、18は、ビット線セ
レクタ、19は、センスアンプであって、上記選択線トラ
ンジスタ15とメモリセルトランジスタ16, 17とが直列に
接続されてトランジスタ部Ｔ11が形成され、メモリセル
直列接続型イオン注入方式のマスクＲＯＭが構成されて
いる。そして、本発明の特徴として、上記メモリセルト
ランジスタ16, 17において、ソースとドレンとの間に
は、ソースとドレン間の電流経路であるチャネルの他、
抵抗体R1, R2を有する電流経路20, 21が形成されてい
る。尚、他の３組のトランジスタ部Ｔ12〜Ｔ14も同様に
構成されている。
【００１０】そして、本実施例のマスクＲＯＭにおい
て、ＲＯＭデータの書き込み工程は２回あり、１回目
は、従来例と同じメモリセルトランジスタ16, 17におけ
るゲート下へのイオン注入工程である。２回目は、メモ
リセルトランジスタ16, 17のソース・ドレイン間を接続
している抵抗体R1, R2の切断（あるいは非切断）工程で
ある。この２度のＲＯＭデータの書き込み工程を経て、
メモリセルトランジスタ16, 17は、そのＲＯＭコードに
よって、次に示す４種類の何れかのトランジスタにとな
る。 a)ソース・ドレイン間が抵抗体R1, R2を介して接続して
いるＤＭＯＳ。 b)ソース・ドレイン間が抵抗体R1, R2を介して接続して
いるＥＭＯＳ。 c)ソース・ドレイン間が抵抗体R1, R2では接続していな
いＤＭＯＳ。 d)ソース・ドレイン間が抵抗体R1, R2では接続していな
いＥＭＯＳ。 尚、ここで、上記抵抗体R1, R2のソース・ドレイン間抵
抗値は、ゲートがロウレベル時におけるＤＭＯＳのチャ
ネルのオン抵抗の１／２程度であるとする。
て、ＲＯＭデータの書き込み工程は２回あり、１回目
は、従来例と同じメモリセルトランジスタ16, 17におけ
るゲート下へのイオン注入工程である。２回目は、メモ
リセルトランジスタ16, 17のソース・ドレイン間を接続
している抵抗体R1, R2の切断（あるいは非切断）工程で
ある。この２度のＲＯＭデータの書き込み工程を経て、
メモリセルトランジスタ16, 17は、そのＲＯＭコードに
よって、次に示す４種類の何れかのトランジスタにとな
る。 a)ソース・ドレイン間が抵抗体R1, R2を介して接続して
いるＤＭＯＳ。 b)ソース・ドレイン間が抵抗体R1, R2を介して接続して
いるＥＭＯＳ。 c)ソース・ドレイン間が抵抗体R1, R2では接続していな
いＤＭＯＳ。 d)ソース・ドレイン間が抵抗体R1, R2では接続していな
いＥＭＯＳ。 尚、ここで、上記抵抗体R1, R2のソース・ドレイン間抵
抗値は、ゲートがロウレベル時におけるＤＭＯＳのチャ
ネルのオン抵抗の１／２程度であるとする。
【００１１】次に、上記マスクＲＯＭの読み出し動作に
ついては従来例と同様であり、メモリセル群の中で上記
トランジスタ部Ｔ11におけるメモリセルトランジスタ16
が選択されている状態において、選択された選択線12は
ハイレベルとなり、他の選択線12はロウレベルとなる。
また、選択されたワード線13はロウレベルとなり、他の
ワード線14はハイレベルとなる。但し、上記メモリセル
トランジスタ16, 17におけるゲート電位のハイレベル時
において、該ゲート電位は十分に高い電位であり、その
オン抵抗は、選択されているメモリセルトランジスタ16
（ゲート電位がロウレベルとなっている。）のソース・
ドレイン間抵抗よりはるかに小さいものとする。
ついては従来例と同様であり、メモリセル群の中で上記
トランジスタ部Ｔ11におけるメモリセルトランジスタ16
が選択されている状態において、選択された選択線12は
ハイレベルとなり、他の選択線12はロウレベルとなる。
また、選択されたワード線13はロウレベルとなり、他の
ワード線14はハイレベルとなる。但し、上記メモリセル
トランジスタ16, 17におけるゲート電位のハイレベル時
において、該ゲート電位は十分に高い電位であり、その
オン抵抗は、選択されているメモリセルトランジスタ16
（ゲート電位がロウレベルとなっている。）のソース・
ドレイン間抵抗よりはるかに小さいものとする。
【００１２】一方、上記メモリセルトランジスタ16が選
択されている状態において、該メモリセルトランジスタ
16のソース・ドレイン間抵抗は、該メモリセルトランジ
スタ16が次に示すトランジスタに構成されている順に高
くなる。 a)ソース・ドレイン間が抵抗体R1で接続されているＤＭ
ＯＳ。 b)ソース・ドレイン間が抵抗体R1で接続されているＥＭ
ＯＳ。 c)ソース・ドレイン間が抵抗体R1で接続されていないＤ
ＭＯＳ。 d)ソース・ドレイン間が抵抗体R1で接続されていないＥ
ＭＯＳ。 そして、上記ビット線11の電位は、該ビット線11が接続
されているセンスアンプ19の負荷トランジスタによるチ
ャージアップ量と、メモリセルトランジスタ16を介して
パスするディスチャージ量のバランスによって決定され
る。このため、上記ビット線11の電位は、メモリセルト
ランジスタ16が上記のa)の場合が最も低く、続いてb)の
場合、c)の場合及びd)の場合の順に高くなる。この結
果、このビット線11の電位を検出することによって記憶
データを読み出すことになり、１メモリセルトランジス
タ16について４通り、すなわち２ビットのデータが書き
込まれて記憶されることになる。
択されている状態において、該メモリセルトランジスタ
16のソース・ドレイン間抵抗は、該メモリセルトランジ
スタ16が次に示すトランジスタに構成されている順に高
くなる。 a)ソース・ドレイン間が抵抗体R1で接続されているＤＭ
ＯＳ。 b)ソース・ドレイン間が抵抗体R1で接続されているＥＭ
ＯＳ。 c)ソース・ドレイン間が抵抗体R1で接続されていないＤ
ＭＯＳ。 d)ソース・ドレイン間が抵抗体R1で接続されていないＥ
ＭＯＳ。 そして、上記ビット線11の電位は、該ビット線11が接続
されているセンスアンプ19の負荷トランジスタによるチ
ャージアップ量と、メモリセルトランジスタ16を介して
パスするディスチャージ量のバランスによって決定され
る。このため、上記ビット線11の電位は、メモリセルト
ランジスタ16が上記のa)の場合が最も低く、続いてb)の
場合、c)の場合及びd)の場合の順に高くなる。この結
果、このビット線11の電位を検出することによって記憶
データを読み出すことになり、１メモリセルトランジス
タ16について４通り、すなわち２ビットのデータが書き
込まれて記憶されることになる。
【００１３】したがって、本実施例のマスクＲＯＭによ
れば、１メモリセルトランジスタ16, 17で２ビット以上
の情報量を記憶させることができるので、従来よりも高
集積のメモリを実現することができる。
れば、１メモリセルトランジスタ16, 17で２ビット以上
の情報量を記憶させることができるので、従来よりも高
集積のメモリを実現することができる。
【００１４】尚、上記実施例においては、メモリセルト
ランジスタ16, 17に抵抗R1, R2を有する１つの電流経路
20, 21を形成するようにしたが、本発明は、チャネルの
他に２以上の電流経路を形成するようにしてもよいもの
である。
ランジスタ16, 17に抵抗R1, R2を有する１つの電流経路
20, 21を形成するようにしたが、本発明は、チャネルの
他に２以上の電流経路を形成するようにしてもよいもの
である。
【００１５】また、本実施例はメモリセル直列接続型の
マスクＲＯＭについて説明したが、本発明はメモリセル
並列接続型のマスクＲＯＭであってもよい。
マスクＲＯＭについて説明したが、本発明はメモリセル
並列接続型のマスクＲＯＭであってもよい。
【００１６】
【発明の効果】以上のように、本発明によれば、１メモ
リセルトランジスタのソースとドレインとの間に、複数
の電流経路を形成可能に構成したために、１メモリセル
トランジスタについて２ビット以上の情報量を記憶させ
ることができる。この結果、従来に比してより集積度の
高いメモリを実現することができるものである。
リセルトランジスタのソースとドレインとの間に、複数
の電流経路を形成可能に構成したために、１メモリセル
トランジスタについて２ビット以上の情報量を記憶させ
ることができる。この結果、従来に比してより集積度の
高いメモリを実現することができるものである。
【図１】本発明の一実施例のマスクＲＯＭを示すメモリ
セルの構成図である。
セルの構成図である。
【図２】従来のマスクＲＯＭを示すメモリセルの構成図
である。
である。
11 ビット線 12 選択線 13, 14 ワード線 15 選択線トランジスタ 16, 17 メモリセルトランジスタ 18 ビット線セレクタ 19 センスアンプ 20, 21 電流経路 R1, R2 抵抗体
Claims (1)
- 【請求項１】 複数のメモリセルトランジスタが接続さ
れてなるマスクプログラム型読み出し専用メモリにおい
て、 上記各メモリセルトランジスタは、該メモリセルトラン
ジスタに２ビット以上の情報量を書き込めるようにメモ
リセルトランジスタのソースとドレインとの間に複数の
電流経路を形成可能に構成されていることを特徴とする
マスクプログラム型読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23826092A JPH0684383A (ja) | 1992-09-07 | 1992-09-07 | マスクプログラム型読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23826092A JPH0684383A (ja) | 1992-09-07 | 1992-09-07 | マスクプログラム型読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684383A true JPH0684383A (ja) | 1994-03-25 |
Family
ID=17027541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23826092A Withdrawn JPH0684383A (ja) | 1992-09-07 | 1992-09-07 | マスクプログラム型読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876309A (en) * | 1984-02-10 | 1989-10-24 | General Electric Company | Enhancing color stability to sterlizing radiation of polymer compositions |
| KR100390046B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크 롬의 셀 구조 및 그 제조 방법 |
-
1992
- 1992-09-07 JP JP23826092A patent/JPH0684383A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876309A (en) * | 1984-02-10 | 1989-10-24 | General Electric Company | Enhancing color stability to sterlizing radiation of polymer compositions |
| KR100390046B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크 롬의 셀 구조 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |