JPH0661456A - メモリセル及びそのメモリセルを用いた記憶装置 - Google Patents
メモリセル及びそのメモリセルを用いた記憶装置Info
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- JPH0661456A JPH0661456A JP22794092A JP22794092A JPH0661456A JP H0661456 A JPH0661456 A JP H0661456A JP 22794092 A JP22794092 A JP 22794092A JP 22794092 A JP22794092 A JP 22794092A JP H0661456 A JPH0661456 A JP H0661456A
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Abstract
(57)【要約】
【目的】 少なくとも２ビットのデータを記憶させるこ
とができるメモリセル及びそのメモリセルを用いて記憶
容量の増大を図ることができる記憶装置を提供する。 【構成】 メモリセル８はＭＯＳＦＥＴ２２からなり、
ＭＯＳＦＥＴとして四種類の異なるオン抵抗値を有する
ものを用意し、各メモリセルには所定のオン抵抗値を有
するＭＯＳＦＥＴを形成する。メモリセルアレイの列方
向に配置されたＭＯＳＦＥＴ２２のソースは同一の接地
電位線６に、ドレインは同一のビット線４に接続され
る。また、行方向に配置されたＭＯＳＦＥＴ２２のゲー
トは、同一のワード線２に接続される。ＭＯＳＦＥＴ２
２のソース・ドレイン間で発生する電位は、データ変換
装置１０によって２ビットのデータに変換される。
とができるメモリセル及びそのメモリセルを用いて記憶
容量の増大を図ることができる記憶装置を提供する。 【構成】 メモリセル８はＭＯＳＦＥＴ２２からなり、
ＭＯＳＦＥＴとして四種類の異なるオン抵抗値を有する
ものを用意し、各メモリセルには所定のオン抵抗値を有
するＭＯＳＦＥＴを形成する。メモリセルアレイの列方
向に配置されたＭＯＳＦＥＴ２２のソースは同一の接地
電位線６に、ドレインは同一のビット線４に接続され
る。また、行方向に配置されたＭＯＳＦＥＴ２２のゲー
トは、同一のワード線２に接続される。ＭＯＳＦＥＴ２
２のソース・ドレイン間で発生する電位は、データ変換
装置１０によって２ビットのデータに変換される。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に関し、主と
して読み出し専用記憶装置（以下、ＲＯＭと称する。）
及びそのＲＯＭに用いられるメモリセルに関するもので
ある。
して読み出し専用記憶装置（以下、ＲＯＭと称する。）
及びそのＲＯＭに用いられるメモリセルに関するもので
ある。
【０００２】
【従来の技術】従来、ＲＯＭ、特にマスクＲＯＭにプロ
グラムを書き込む方式には、拡散層プログラム方式、イ
オン注入プログラム方式、コンタクトホールプログラム
方式等がある。また、マスクＲＯＭは各メモリセルの配
列の仕方によりＮＡＮＤ型とＮＯＲ型に分けられる。
グラムを書き込む方式には、拡散層プログラム方式、イ
オン注入プログラム方式、コンタクトホールプログラム
方式等がある。また、マスクＲＯＭは各メモリセルの配
列の仕方によりＮＡＮＤ型とＮＯＲ型に分けられる。
【０００３】図５にコンタクトホールプログラム方式の
ＮＯＲ型ＲＯＭのメモリセルの回路図を示す。図５で
は、各メモリセルを構成するＮチャネルＭＯＳトランジ
スタ６２ａ，６２ｂは並列に配置される。ＭＯＳトラン
ジスタ６２ａ，６２ｂの各ゲートをワード線５２ａ，５
２ｂに接続し、各ソースをＶss，Ｖssに接続する。そし
て、ＭＯＳトランジスタ６２ａ，６２ｂの各ドレインを
ビット線５４に接続するかどうか、すなわちコンタクト
ホールを形成するか否かでデータのプログラミングを行
う。図５の例では、ＭＯＳトランジスタ６２ａについて
はコンタクトホールを形成し、ＭＯＳトランジスタ６２
ｂについてはコンタクトホールを形成していない。
ＮＯＲ型ＲＯＭのメモリセルの回路図を示す。図５で
は、各メモリセルを構成するＮチャネルＭＯＳトランジ
スタ６２ａ，６２ｂは並列に配置される。ＭＯＳトラン
ジスタ６２ａ，６２ｂの各ゲートをワード線５２ａ，５
２ｂに接続し、各ソースをＶss，Ｖssに接続する。そし
て、ＭＯＳトランジスタ６２ａ，６２ｂの各ドレインを
ビット線５４に接続するかどうか、すなわちコンタクト
ホールを形成するか否かでデータのプログラミングを行
う。図５の例では、ＭＯＳトランジスタ６２ａについて
はコンタクトホールを形成し、ＭＯＳトランジスタ６２
ｂについてはコンタクトホールを形成していない。
【０００４】ワード線５２ａを高電位にすると、ＭＯＳ
トランジスタ６２ａがオンになり、Ｖssの信号レベルが
ビット線５４に現れる。これに対しワード線５２ｂを高
電位にすると、ＭＯＳトランジスタ６２ｂはオンになる
が、ドレインがビット線５４に接続されていないため、
ビット線５４には予め用意されているプリチャージ電位
が現れたままになっている。そこで、Ｖssを論理値
“０”、プリチャージ電位を論理値“１”に対応させる
と、一つのメモリセルに対して１ビットのデータを記憶
させることができる。尚、ＮＡＮＤ型ＲＯＭのメモリセ
ルにおいても、動作原理は若干異なるが一つのメモリセ
ルに対して１ビットのデータを記憶させることができ
る。
トランジスタ６２ａがオンになり、Ｖssの信号レベルが
ビット線５４に現れる。これに対しワード線５２ｂを高
電位にすると、ＭＯＳトランジスタ６２ｂはオンになる
が、ドレインがビット線５４に接続されていないため、
ビット線５４には予め用意されているプリチャージ電位
が現れたままになっている。そこで、Ｖssを論理値
“０”、プリチャージ電位を論理値“１”に対応させる
と、一つのメモリセルに対して１ビットのデータを記憶
させることができる。尚、ＮＡＮＤ型ＲＯＭのメモリセ
ルにおいても、動作原理は若干異なるが一つのメモリセ
ルに対して１ビットのデータを記憶させることができ
る。
【０００５】
【発明が解決しようとする課題】このように従来は、一
つのメモリセルに対して１ビットのデータしか記憶でき
ないので、さらに高集積大容量のＲＯＭを実現するの
は、プロセス的な限界もあり、非常に困難であるという
問題があった。
つのメモリセルに対して１ビットのデータしか記憶でき
ないので、さらに高集積大容量のＲＯＭを実現するの
は、プロセス的な限界もあり、非常に困難であるという
問題があった。
【０００６】本発明は上記事情に基づいてなされたもの
であり、少なくとも２ビットのデータを記憶させること
ができるメモリセル及びそのメモリセルを用いて記憶容
量の増大を図ることができる記憶装置を提供することを
目的とするものである。
であり、少なくとも２ビットのデータを記憶させること
ができるメモリセル及びそのメモリセルを用いて記憶容
量の増大を図ることができる記憶装置を提供することを
目的とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１記載の発明のメモリセルは、少なくとも４
つの異なる抵抗値を持ちうる電子回路の抵抗値を前記異
なる抵抗値のうちの一に設定することにより設定した抵
抗値に対応する情報を記憶することを特徴とするもので
ある。
めに請求項１記載の発明のメモリセルは、少なくとも４
つの異なる抵抗値を持ちうる電子回路の抵抗値を前記異
なる抵抗値のうちの一に設定することにより設定した抵
抗値に対応する情報を記憶することを特徴とするもので
ある。
【０００８】上記の目的を達成するために請求項５記載
の発明の記憶装置は、上記のメモリセルを行方向及び列
方向に多数配列したメモリセルアレイと、行方向に配列
された前記メモリセルを選択する選択線と、前記選択線
により選択された前記メモリセルで発生する電気信号を
取り出す信号取出線と、前記信号取出線により取り出さ
れた前記電気信号を二値表現に変換する変換手段とを備
えることを特徴とするものである。
の発明の記憶装置は、上記のメモリセルを行方向及び列
方向に多数配列したメモリセルアレイと、行方向に配列
された前記メモリセルを選択する選択線と、前記選択線
により選択された前記メモリセルで発生する電気信号を
取り出す信号取出線と、前記信号取出線により取り出さ
れた前記電気信号を二値表現に変換する変換手段とを備
えることを特徴とするものである。
【０００９】
【作用】本発明のメモリセルは前記の構成によって、少
なくとも４つの異なる抵抗値を持ちうる電子回路をメモ
リセルに用いることにより、メモリセル（電子回路）で
発生する電気信号は少なくとも４つ、例えば２n （ｎは
２以上の整数）通りのレベルを持つようになる。したが
って、一のメモリセル（電子回路）により、例えば２n
通りの情報を記憶することが可能となる。
なくとも４つの異なる抵抗値を持ちうる電子回路をメモ
リセルに用いることにより、メモリセル（電子回路）で
発生する電気信号は少なくとも４つ、例えば２n （ｎは
２以上の整数）通りのレベルを持つようになる。したが
って、一のメモリセル（電子回路）により、例えば２n
通りの情報を記憶することが可能となる。
【００１０】本発明の記憶装置は前記の構成によって、
上記のメモリセルを用いてメモリセルアレイを形成し、
メモリセルで発生する電気信号を二値表現に変換する変
換手段を設けたことにより、一つのメモリセルに対し、
電子回路の抵抗値に応じて、例えば２n （ｎは２以上の
整数）通りの情報を記憶することが可能となり、この情
報を変換手段によってｎビットの情報に変換できる。こ
のように、一つのメモリセルに対してｎビットの情報を
記憶させることができるため、従来の記憶装置に比べ
て、記憶容量を大幅に増大することができる。
上記のメモリセルを用いてメモリセルアレイを形成し、
メモリセルで発生する電気信号を二値表現に変換する変
換手段を設けたことにより、一つのメモリセルに対し、
電子回路の抵抗値に応じて、例えば２n （ｎは２以上の
整数）通りの情報を記憶することが可能となり、この情
報を変換手段によってｎビットの情報に変換できる。こ
のように、一つのメモリセルに対してｎビットの情報を
記憶させることができるため、従来の記憶装置に比べ
て、記憶容量を大幅に増大することができる。
【００１１】
【実施例】以下に本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの回路図である。ただし、図１ではメモリセルアレ
イにおいて一つのメモリセルのみを示している。
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの回路図である。ただし、図１ではメモリセルアレ
イにおいて一つのメモリセルのみを示している。
【００１２】図１に示すマスクＲＯＭは、ワード線２
と、ビット線４と、接地電位線６と、多数のメモリセル
８がマトリックス状に配列されたメモリセルアレイと、
メモリセル８で発生した電気信号を二値表現に変換する
データ変換装置１０とを備えるものである。データ変換
装置１０は、差動アンプ１２と、信号レベル検出器１４
と、３入力２出力のデコーダ１６とを含む。
と、ビット線４と、接地電位線６と、多数のメモリセル
８がマトリックス状に配列されたメモリセルアレイと、
メモリセル８で発生した電気信号を二値表現に変換する
データ変換装置１０とを備えるものである。データ変換
装置１０は、差動アンプ１２と、信号レベル検出器１４
と、３入力２出力のデコーダ１６とを含む。
【００１３】メモリセル８はＭＯＳ型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと称する。）２２からなる。
ここで、ゲートに制御信号として高電位が入った場合に
トランジスタがオン状態となるＮチャネルＭＯＳＦＥＴ
を使用し、また、ＭＯＳＦＥＴとして四種類の異なるオ
ン抵抗値を有するものを用意し、各メモリセルには所定
のオン抵抗値を有するＭＯＳＦＥＴを形成する。オン抵
抗値は、たとえばＭＯＳＦＥＴのゲート長で制御するこ
とができる。
スタ（以下、ＭＯＳＦＥＴと称する。）２２からなる。
ここで、ゲートに制御信号として高電位が入った場合に
トランジスタがオン状態となるＮチャネルＭＯＳＦＥＴ
を使用し、また、ＭＯＳＦＥＴとして四種類の異なるオ
ン抵抗値を有するものを用意し、各メモリセルには所定
のオン抵抗値を有するＭＯＳＦＥＴを形成する。オン抵
抗値は、たとえばＭＯＳＦＥＴのゲート長で制御するこ
とができる。
【００１４】図２は本実施例で使用するメモリセル８の
例を示す図である。図２（ａ）に示すメモリセルは、ゲ
ート長がＬ1 であるＭＯＳＦＥＴを用いて構成され、図
２（ｂ）に示すメモリセルは、ゲート長がＬ2 であるＭ
ＯＳＦＥＴを用いて構成される。ただし、ゲート長Ｌ1
はゲート長Ｌ2 よりも短いとする。さらに、図２（ｃ）
に示すメモリセルは、ゲート長がＬ1 ＋Ｌ2 であるＭＯ
ＳＦＥＴを用いて構成される。これはゲート長Ｌ1 のＭ
ＯＳＦＥＴとゲート長Ｌ2 のＭＯＳＦＥＴとを直列に接
続した場合に相当する。ゲートＧに制御信号として高電
位が入力されてＭＯＳＦＥＴがオン状態になったときの
ソースＳ・ドレインＤ間のオン抵抗値を、図２（ａ），
（ｂ），（ｃ）の各ＭＯＳＦＥＴについてそれぞれ
Ｒ1 ，Ｒ2 ，Ｒ3 とすると、その大小関係はＲ1 ＜Ｒ2
＜Ｒ3 （＝Ｒ1 ＋Ｒ2 ）となる。これらに加えて、ゲー
ト長が０、すなわちゲートを形成していないＭＯＦＥＴ
の高抵抗値をＲ4 （＞Ｒ3 ）とする。尚、ゲートを形成
していないＭＯＳＦＥＴを用いる代わりに、初めからＭ
ＯＳＦＥＴを形成しないことにしてもよい。ただし、こ
の場合も、オン抵抗値がＲ4 であるＭＯＳＦＥＴを形成
したとみなすことにする。
例を示す図である。図２（ａ）に示すメモリセルは、ゲ
ート長がＬ1 であるＭＯＳＦＥＴを用いて構成され、図
２（ｂ）に示すメモリセルは、ゲート長がＬ2 であるＭ
ＯＳＦＥＴを用いて構成される。ただし、ゲート長Ｌ1
はゲート長Ｌ2 よりも短いとする。さらに、図２（ｃ）
に示すメモリセルは、ゲート長がＬ1 ＋Ｌ2 であるＭＯ
ＳＦＥＴを用いて構成される。これはゲート長Ｌ1 のＭ
ＯＳＦＥＴとゲート長Ｌ2 のＭＯＳＦＥＴとを直列に接
続した場合に相当する。ゲートＧに制御信号として高電
位が入力されてＭＯＳＦＥＴがオン状態になったときの
ソースＳ・ドレインＤ間のオン抵抗値を、図２（ａ），
（ｂ），（ｃ）の各ＭＯＳＦＥＴについてそれぞれ
Ｒ1 ，Ｒ2 ，Ｒ3 とすると、その大小関係はＲ1 ＜Ｒ2
＜Ｒ3 （＝Ｒ1 ＋Ｒ2 ）となる。これらに加えて、ゲー
ト長が０、すなわちゲートを形成していないＭＯＦＥＴ
の高抵抗値をＲ4 （＞Ｒ3 ）とする。尚、ゲートを形成
していないＭＯＳＦＥＴを用いる代わりに、初めからＭ
ＯＳＦＥＴを形成しないことにしてもよい。ただし、こ
の場合も、オン抵抗値がＲ4 であるＭＯＳＦＥＴを形成
したとみなすことにする。
【００１５】メモリセルアレイは行方向に対しては接地
電位線６、ＭＯＳＦＥＴ２２、ビット線４の順に繰り返
し配置し、列方向に対してはワード線２とＭＯＳＦＥＴ
２２を交互に配置して構成されている。列方向に配置さ
れたＭＯＳＦＥＴ２２のソースは同一の接地電位線６
に、ドレインは同一のビット線４に接続されている。ま
た、行方向に配置されたＭＯＳＦＥＴ２２のゲートは、
同一のワード線２に接続される。尚、ＭＯＳＦＥＴ２２
のソースは接地電位線６に接続されているが、一般に
は、ある固定電位に接続されていればよい。
電位線６、ＭＯＳＦＥＴ２２、ビット線４の順に繰り返
し配置し、列方向に対してはワード線２とＭＯＳＦＥＴ
２２を交互に配置して構成されている。列方向に配置さ
れたＭＯＳＦＥＴ２２のソースは同一の接地電位線６
に、ドレインは同一のビット線４に接続されている。ま
た、行方向に配置されたＭＯＳＦＥＴ２２のゲートは、
同一のワード線２に接続される。尚、ＭＯＳＦＥＴ２２
のソースは接地電位線６に接続されているが、一般に
は、ある固定電位に接続されていればよい。
【００１６】また、ビット線４はある定電流源１８と接
続されており、定電流源１８はビット線４に一定の電流
を供給している。この電流がＭＯＳＦＥＴ２２を流れる
ことによって、ＭＯＳＦＥＴ２２のオン抵抗の値に応じ
てソース・ドレイン間に一意的な電位が発生することに
なる。ここで、オン抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 を有
する各ＭＯＳＦＥＴにおいて、ソース・ドレイン間で発
生する電位を、それぞれＶ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 とす
る。このとき、これらの電位の大小関係はＶ1 ＜Ｖ2 ＜
Ｖ3 ＜Ｖ4 となる。
続されており、定電流源１８はビット線４に一定の電流
を供給している。この電流がＭＯＳＦＥＴ２２を流れる
ことによって、ＭＯＳＦＥＴ２２のオン抵抗の値に応じ
てソース・ドレイン間に一意的な電位が発生することに
なる。ここで、オン抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 を有
する各ＭＯＳＦＥＴにおいて、ソース・ドレイン間で発
生する電位を、それぞれＶ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 とす
る。このとき、これらの電位の大小関係はＶ1 ＜Ｖ2 ＜
Ｖ3 ＜Ｖ4 となる。
【００１７】このように、ＭＯＳＦＥＴ２２のソース・
ドレイン間で発生する電位は、ＭＯＳＦＥＴ２２のオン
抵抗値に応じて四通りのレベルを持つので、この電位レ
ベル、すなわちＭＯＳＦＥＴ２２のオン抵抗値で四通り
のデータを表すことが可能となる。このため、本実施例
では、四種類の抵抗値を２ビットのデータに対応させ
て、オン抵抗値がＲ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 のいずれのＭ
ＯＳＦＥＴを各メモリセルに形成するかでプログラムを
行う。
ドレイン間で発生する電位は、ＭＯＳＦＥＴ２２のオン
抵抗値に応じて四通りのレベルを持つので、この電位レ
ベル、すなわちＭＯＳＦＥＴ２２のオン抵抗値で四通り
のデータを表すことが可能となる。このため、本実施例
では、四種類の抵抗値を２ビットのデータに対応させ
て、オン抵抗値がＲ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 のいずれのＭ
ＯＳＦＥＴを各メモリセルに形成するかでプログラムを
行う。
【００１８】データ変換装置１０は、ＭＯＳＦＥＴ２２
のソース・ドレイン間に発生する電位を２ビットのデー
タに変換する。差動アンプ１２は、ＭＯＳＦＥＴ２２の
ソース・ドレイン間で発生した電位を増幅するものであ
る。差動アンプ１２の二つの入力端子には、同一のＭＯ
ＳＦＥＴ２２に接続された接地電位線６とビット線４が
接続される。差動アンプ１２は入力インピーダンスが無
限大に近似することが可能であり、ここでは、簡単のた
め、その増幅率を×１倍とする。
のソース・ドレイン間に発生する電位を２ビットのデー
タに変換する。差動アンプ１２は、ＭＯＳＦＥＴ２２の
ソース・ドレイン間で発生した電位を増幅するものであ
る。差動アンプ１２の二つの入力端子には、同一のＭＯ
ＳＦＥＴ２２に接続された接地電位線６とビット線４が
接続される。差動アンプ１２は入力インピーダンスが無
限大に近似することが可能であり、ここでは、簡単のた
め、その増幅率を×１倍とする。
【００１９】信号レベル検出器１４は、差動アンプ１２
で増幅された電位のレベルを検出するもので、三種類の
差動アンプ１４ａ，１４ｂ，１４ｃからなる。差動アン
プ１２の出力端子は、各差動アンプ１４ａ，１４ｂ，１
４ｃの一方の入力端子に接続される。各差動アンプ１４
ａ，１４ｂ，１４ｃの他方の入力端子にはそれぞれ、参
照信号として別途に発生させた（Ｖ1 ＋Ｖ2 ）／２、
（Ｖ2 ＋Ｖ3 ）／２、（Ｖ3 ＋Ｖ4 ）／２の電位を入力
する。差動アンプ１２で増幅された電位が参照信号より
も高電位のときには各差動アンプ１４ａ，１４ｂ，１４
ｃは論理値“１”を出力し、低電位のときには論理値
“０”を出力するものとする。したがって、図３に示す
ように、信号レベル検出器１４に、一番電位の低いＶ1
が入力したときには、各差動アンプ１４ａ，１４ｂ，１
４ｃの出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“０”，
“０”，“０”が現れ、Ｖ2 が入力したときには、出力
端子Ａ1，Ａ2 ，Ａ3 にそれぞれ“１”，“０”，
“０”が現れる。また、Ｖ3 が入力したときには、出力
端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“１”，“１”，
“０”が現れ、一番電位の高いＶ4 が入力したときに
は、出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“１”，
“１”，“１”が現れる。
で増幅された電位のレベルを検出するもので、三種類の
差動アンプ１４ａ，１４ｂ，１４ｃからなる。差動アン
プ１２の出力端子は、各差動アンプ１４ａ，１４ｂ，１
４ｃの一方の入力端子に接続される。各差動アンプ１４
ａ，１４ｂ，１４ｃの他方の入力端子にはそれぞれ、参
照信号として別途に発生させた（Ｖ1 ＋Ｖ2 ）／２、
（Ｖ2 ＋Ｖ3 ）／２、（Ｖ3 ＋Ｖ4 ）／２の電位を入力
する。差動アンプ１２で増幅された電位が参照信号より
も高電位のときには各差動アンプ１４ａ，１４ｂ，１４
ｃは論理値“１”を出力し、低電位のときには論理値
“０”を出力するものとする。したがって、図３に示す
ように、信号レベル検出器１４に、一番電位の低いＶ1
が入力したときには、各差動アンプ１４ａ，１４ｂ，１
４ｃの出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“０”，
“０”，“０”が現れ、Ｖ2 が入力したときには、出力
端子Ａ1，Ａ2 ，Ａ3 にそれぞれ“１”，“０”，
“０”が現れる。また、Ｖ3 が入力したときには、出力
端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“１”，“１”，
“０”が現れ、一番電位の高いＶ4 が入力したときに
は、出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ“１”，
“１”，“１”が現れる。
【００２０】デコーダ１６は信号レベル検出器１４で検
出した電位レベルを２ビットのデータとして出力するも
のである。デコーダ１６の３入力端子は、信号レベル検
出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 と接続される。図
４にデコーダ１６の動作表を示す。すなわち、信号レベ
ル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ
“０”，“０”，“０”という情報が入力したときに
は、デコーダ１６の出力端子Ｙ1 ，Ｙ2 にそれぞれ
“０”，“０”というデータが現れ、信号レベル検出器
１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ“０”，
“０”，“１”という情報が入力したときには、出力端
子Ｙ1 ，Ｙ2 にそれぞれ“０”，“１”というデータが
現れ、信号レベル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ
3 からそれぞれ“０”，“１”，“１”という情報が入
力したときには、出力端子Ｙ1 ，Ｙ2 にそれぞれ
“１”，“０”というデータが現れ、そして、信号レベ
ル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ
“１”，“１”，“１”という情報が入力したときに
は、出力端子Ｙ1 ，Ｙ2 にそれぞれ“１”，“１”とい
うデータが現れる。尚、このデコーダ１６は通常の論理
ゲートで容易に組むことが可能である。
出した電位レベルを２ビットのデータとして出力するも
のである。デコーダ１６の３入力端子は、信号レベル検
出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 と接続される。図
４にデコーダ１６の動作表を示す。すなわち、信号レベ
ル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ
“０”，“０”，“０”という情報が入力したときに
は、デコーダ１６の出力端子Ｙ1 ，Ｙ2 にそれぞれ
“０”，“０”というデータが現れ、信号レベル検出器
１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ“０”，
“０”，“１”という情報が入力したときには、出力端
子Ｙ1 ，Ｙ2 にそれぞれ“０”，“１”というデータが
現れ、信号レベル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ
3 からそれぞれ“０”，“１”，“１”という情報が入
力したときには、出力端子Ｙ1 ，Ｙ2 にそれぞれ
“１”，“０”というデータが現れ、そして、信号レベ
ル検出器１４の出力端子Ａ1 ，Ａ2 ，Ａ3 からそれぞれ
“１”，“１”，“１”という情報が入力したときに
は、出力端子Ｙ1 ，Ｙ2 にそれぞれ“１”，“１”とい
うデータが現れる。尚、このデコーダ１６は通常の論理
ゲートで容易に組むことが可能である。
【００２１】次に、本実施例のマスクＲＯＭにおけるプ
ログラムの読み出し動作について述べる。たとえば、図
１に示すメモリセル８を読み出す場合を説明する。ここ
で、このメモリセル８を構成するＭＯＳＦＥＴ２２のオ
ン抵抗値がＲ3 であるとする。まず、ＭＯＳＦＥＴ２２
と接続されているビット線４に定電流源１８から一定の
電流を供給する。そして、そのＭＯＳＦＥＴ２２と接続
されているワード線２を選択し、ＭＯＳＦＥＴ２２のゲ
ートを高電位にすると、ＭＯＳＦＥＴ２２は導通状態と
なり、そのオン抵抗値Ｒ3 に対応する電位Ｖ3 がソース
・ドレイン間に現れる。この電位Ｖ3 は差動アンプ１２
に入力し、差動アンプ１２で増幅される。信号レベル検
出器１４は差動アンプ１２で増幅された電位のレベルを
検出し、出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ、論理値
“１”，“１”，“０”を出力する。デコーダ１６は信
号レベル検出器１４の三つの出力値を解読し、出力端子
Ｙ1 ，Ｙ2 にそれぞれ二ビットのデータ“１”，“０”
を出力する。以上のようにして各メモリセルの選択読み
出しを行う。
ログラムの読み出し動作について述べる。たとえば、図
１に示すメモリセル８を読み出す場合を説明する。ここ
で、このメモリセル８を構成するＭＯＳＦＥＴ２２のオ
ン抵抗値がＲ3 であるとする。まず、ＭＯＳＦＥＴ２２
と接続されているビット線４に定電流源１８から一定の
電流を供給する。そして、そのＭＯＳＦＥＴ２２と接続
されているワード線２を選択し、ＭＯＳＦＥＴ２２のゲ
ートを高電位にすると、ＭＯＳＦＥＴ２２は導通状態と
なり、そのオン抵抗値Ｒ3 に対応する電位Ｖ3 がソース
・ドレイン間に現れる。この電位Ｖ3 は差動アンプ１２
に入力し、差動アンプ１２で増幅される。信号レベル検
出器１４は差動アンプ１２で増幅された電位のレベルを
検出し、出力端子Ａ1 ，Ａ2 ，Ａ3 にそれぞれ、論理値
“１”，“１”，“０”を出力する。デコーダ１６は信
号レベル検出器１４の三つの出力値を解読し、出力端子
Ｙ1 ，Ｙ2 にそれぞれ二ビットのデータ“１”，“０”
を出力する。以上のようにして各メモリセルの選択読み
出しを行う。
【００２２】本実施例のマスクＲＯＭでは、メモリセル
を、そのオン抵抗値を四個の異なる値のうちの所定の値
に設定したＭＯＳＦＥＴを用いて構成したことにより、
メモリセルで発生する電位は四通りのレベルを持つよう
になる。このため、この電位レベル、すなわちＭＯＳＦ
ＥＴのオン抵抗値で四通りのデータを表すことが可能と
なる。そして、この四通りのデータは、メモリセルから
読み出すときに、データ変換装置によって２ビットのデ
ータに変換できる。また、ゲート長を所定の長さに設定
してＭＯＳＦＥＴのオン抵抗値を制御しても、メモリセ
ルのサイズはほとんど変わることはない。したがって、
一つのメモリセルに対して、従来と同程度のセルサイズ
で２ビットのデータを記憶させることができるので、従
来のマスクＲＯＭに比べて、記憶容量を大幅に増大させ
ることができ、しかも高集積化を促進することができ
る。
を、そのオン抵抗値を四個の異なる値のうちの所定の値
に設定したＭＯＳＦＥＴを用いて構成したことにより、
メモリセルで発生する電位は四通りのレベルを持つよう
になる。このため、この電位レベル、すなわちＭＯＳＦ
ＥＴのオン抵抗値で四通りのデータを表すことが可能と
なる。そして、この四通りのデータは、メモリセルから
読み出すときに、データ変換装置によって２ビットのデ
ータに変換できる。また、ゲート長を所定の長さに設定
してＭＯＳＦＥＴのオン抵抗値を制御しても、メモリセ
ルのサイズはほとんど変わることはない。したがって、
一つのメモリセルに対して、従来と同程度のセルサイズ
で２ビットのデータを記憶させることができるので、従
来のマスクＲＯＭに比べて、記憶容量を大幅に増大させ
ることができ、しかも高集積化を促進することができ
る。
【００２３】尚、本発明は、上記の実施例に限定される
ものではなく、その要旨の範囲内において種々の変形が
可能である。たとえば、上記の実施例では、ＭＯＳＦＥ
Ｔがオン状態にあるときの抵抗値を、チャネル長を変え
ることにより制御した場合について説明したが、本発明
はこれに限定されるものではなく、チャネル幅やチャネ
ル領域の不純物濃度等を制御することによってＭＯＳＦ
ＥＴのオン抵抗値を制御してもよい。
ものではなく、その要旨の範囲内において種々の変形が
可能である。たとえば、上記の実施例では、ＭＯＳＦＥ
Ｔがオン状態にあるときの抵抗値を、チャネル長を変え
ることにより制御した場合について説明したが、本発明
はこれに限定されるものではなく、チャネル幅やチャネ
ル領域の不純物濃度等を制御することによってＭＯＳＦ
ＥＴのオン抵抗値を制御してもよい。
【００２４】また、上記の実施例では、ビット線に定電
流源を接続し、ＭＯＳＦＥＴのソース・ドレイン間で発
生する電位信号を二値表現に変換する場合について説明
したが、本発明はこれに限定されるものではなく、ＭＯ
ＳＦＥＴのソース・ドレイン間に定電圧源を接続し、Ｍ
ＯＳＦＥＴを流れる電流信号を二値表現に変換するよう
に構成してもよい。
流源を接続し、ＭＯＳＦＥＴのソース・ドレイン間で発
生する電位信号を二値表現に変換する場合について説明
したが、本発明はこれに限定されるものではなく、ＭＯ
ＳＦＥＴのソース・ドレイン間に定電圧源を接続し、Ｍ
ＯＳＦＥＴを流れる電流信号を二値表現に変換するよう
に構成してもよい。
【００２５】更に、上記の実施例では、四種類の異なる
オン抵抗値を有するＭＯＳＦＥＴを用いて１つのメモリ
セルに対して２ビットのデータを記憶させた場合につい
て説明したが、本発明はこれに限定されるものではな
く、一般に、２n （ｎは２以上の整数）種類の異なるオ
ン抵抗値を有するＭＯＳＦＥＴを用いて一つのメモリセ
ルに対してｎビットのデータを記憶させてもよい。
オン抵抗値を有するＭＯＳＦＥＴを用いて１つのメモリ
セルに対して２ビットのデータを記憶させた場合につい
て説明したが、本発明はこれに限定されるものではな
く、一般に、２n （ｎは２以上の整数）種類の異なるオ
ン抵抗値を有するＭＯＳＦＥＴを用いて一つのメモリセ
ルに対してｎビットのデータを記憶させてもよい。
【００２６】加えて、上記の実施例では、メモリセルに
使用するトランジスタとして、ＮチャネルＭＯＳＦＥＴ
を用いた場合について説明したが、本発明はこれに限定
されるものではなく、メモリセルは他の種類のトランジ
スタや電子回路を用いて構成してもよい。また、たとえ
ばトランジスタ等を直列又は並列に接続してメモリセル
を構成することも可能である。
使用するトランジスタとして、ＮチャネルＭＯＳＦＥＴ
を用いた場合について説明したが、本発明はこれに限定
されるものではなく、メモリセルは他の種類のトランジ
スタや電子回路を用いて構成してもよい。また、たとえ
ばトランジスタ等を直列又は並列に接続してメモリセル
を構成することも可能である。
【００２７】
【発明の効果】以上説明したように請求項１記載の発明
のメモリセルによれば、少なくとも４つの異なる抵抗値
を持ちうる電子回路を用いることにより、電子回路で発
生する電気信号が少なくとも４つのレベル、例えば２n
通りのレベルを持つようになるので、この電気信号のレ
ベルの数と同じ、すなわち一の電子回路により２n 通り
の情報を記憶することができるメモリセルを提供するこ
とができる。
のメモリセルによれば、少なくとも４つの異なる抵抗値
を持ちうる電子回路を用いることにより、電子回路で発
生する電気信号が少なくとも４つのレベル、例えば２n
通りのレベルを持つようになるので、この電気信号のレ
ベルの数と同じ、すなわち一の電子回路により２n 通り
の情報を記憶することができるメモリセルを提供するこ
とができる。
【００２８】以上説明したように請求項５記載の発明の
記憶装置によれば、上記のメモリセルを用いてメモリセ
ルアレイを形成し、メモリセルで発生する電気信号を二
値表現に変換する変換手段を設けたことにより、一つの
メモリセルに対して、少なくとも４つの情報、例えばｎ
ビットの情報を記憶させることができるので、従来の記
憶装置に比べて、記憶容量を大幅に増大することができ
る記憶装置を提供することができる。
記憶装置によれば、上記のメモリセルを用いてメモリセ
ルアレイを形成し、メモリセルで発生する電気信号を二
値表現に変換する変換手段を設けたことにより、一つの
メモリセルに対して、少なくとも４つの情報、例えばｎ
ビットの情報を記憶させることができるので、従来の記
憶装置に比べて、記憶容量を大幅に増大することができ
る記憶装置を提供することができる。
【図１】本発明の一実施例であるマスクＲＯＭの回路図
である。
である。
【図２】そのマスクＲＯＭの各メモリセルを構成するＭ
ＯＳＦＥＴの概略構成図である。
ＯＳＦＥＴの概略構成図である。
【図３】信号レベル検出器における動作表である。
【図４】デコーダにおける動作表である。
【図５】従来のコンタクトホールプログラム方式のＮＯ
Ｒ型ＲＯＭのメモリセルの回路図である。
Ｒ型ＲＯＭのメモリセルの回路図である。
２ ワード線 ４ ビット線 ６ 接地電位線 ８ メモリセル １０ データ変換装置 １２ 差動アンプ １４ 信号レベル検出器 １４ａ，１４ｂ，１４ｃ 差動アンプ １６ デコーダ １８ 定電流源 ２２ ＭＯＳＦＥＴ
Claims (5)
- 【請求項１】 少なくとも４つの異なる抵抗値を持ちう
る電子回路の抵抗値を前記異なる抵抗値のうちの一に設
定することにより設定した抵抗値に対応する情報を記憶
することを特徴とするメモリセル。 - 【請求項２】 前記異なる抵抗値は、２n （ｎは２以上
の整数）個の異なる抵抗値である請求項１記載のメモリ
セル。 - 【請求項３】 前記電子回路は、一又は複数のトランジ
スタからなるものである請求項１又は２記載のメモリセ
ル。 - 【請求項４】 前記トランジスタはゲート長を変えるこ
とにより異なるオン抵抗値を持ちうるものである請求項
３記載のメモリセル。 - 【請求項５】 請求項１，２，３又は４記載のメモリセ
ルを行方向及び列方向に多数配列したメモリセルアレイ
と、行方向に配列された前記メモリセルを選択する選択
線と、前記選択線により選択された前記メモリセルで発
生する電気信号を取り出す信号取出線と、前記信号取出
線により取り出された前記電気信号を二値表現に変換す
る変換手段とを備えることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22794092A JPH0661456A (ja) | 1992-08-04 | 1992-08-04 | メモリセル及びそのメモリセルを用いた記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22794092A JPH0661456A (ja) | 1992-08-04 | 1992-08-04 | メモリセル及びそのメモリセルを用いた記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661456A true JPH0661456A (ja) | 1994-03-04 |
Family
ID=16868671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22794092A Withdrawn JPH0661456A (ja) | 1992-08-04 | 1992-08-04 | メモリセル及びそのメモリセルを用いた記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995011184A1 (en) * | 1993-10-19 | 1995-04-27 | Summagraphics Corporation | Dual edge contact media stacker |
| JP2004504194A (ja) * | 2000-07-24 | 2004-02-12 | ヒューレット・パッカード・カンパニー | エネルギーのバランスを取ったインクジェットプリントヘッド |
-
1992
- 1992-08-04 JP JP22794092A patent/JPH0661456A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995011184A1 (en) * | 1993-10-19 | 1995-04-27 | Summagraphics Corporation | Dual edge contact media stacker |
| JP2004504194A (ja) * | 2000-07-24 | 2004-02-12 | ヒューレット・パッカード・カンパニー | エネルギーのバランスを取ったインクジェットプリントヘッド |
| JP4653930B2 (ja) * | 2000-07-24 | 2011-03-16 | ヒューレット・パッカード・カンパニー | エネルギーのバランスを取ったインクジェットプリントヘッド |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |