JPH0683628A - ファジィ論理電子制御装置のアーキテクチャ及びメモリ動作方法 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、推論計算を簡略化したファジィ
論理電子制御装置のアーキテクチャを得る。 【構成】 アナログ信号またはデジタル信号に対する複
数の入力端子を有する入力部（３）と、ファジィ論理メ
ンバーシップ関数が記憶されたメモリ（７）を有する中
央制御ユニット（５）と、ファジィ化除去部（１５）と
を備えたファジィ論理を利用し動作する電子制御装置の
ためのアーキテクチャであって、このアーキテクチャ
は、互いに並列で独立に配置された複数のファジィ化装
置（１０）からなる入力部（３）を備え、各ファジィ化
装置は、外部センサから信号を受信するためのアナログ
入力端子（ＩｉＡ）及びデジタル入力端子（ＩｉＤ）
と、中央ユニットの対応するリードオンリメモリ（７）
の入力に接続されてメモリ語のアドレスを選択するデジ
タル出力端子とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ファジィ論理を利用
して動作する電子制御装置のメモリを設定するためのア
ーキテクチャ（計算機構造）及びメモリ動作方法に関す
る。

【０００２】更に詳しくは、この発明は、アナログ信号
又はデジタル信号に対する複数の入力を持つ入力部と、
ファジィ論理のメンバーシップ（所属関係）関数を記憶
させたメモリを設けた中央制御ユニットと、ファジィ化
除去部とを備えた種類のファジィ論理電子制御装置のた
めのアーキテクチャに関する。

【０００３】又、この発明は、ファジィ論理に基づいて
動作する電子制御装置に対するメモリを設定し、それに
より、前もって定められた論理変数（Ｘ）のメンバーシ
ップ関数μ（Ｘ）が、少なくとも１個の前方前置詞及び
少なくとも１個の後方イフゼン演算（含意）を有するイ
フゼンルールとしての形状を本質的に備えた推論演算を
行う方法に関する。

【０００４】この発明の応用分野は、人工知能の発展、
特に、いわゆるファジィ形式の論理に基づく電子データ
処理手段に属するものである。

【０００５】

【従来の技術】ファジィ論理は、従来技術において受入
可能なコスト対成果率では達成することが不可能である
ことが明確であった広範な制御の諸問題に対しても、解
決を与え得る技術として成功しつつある。

【０００６】しかし、これまでは、ファジィ論理の応用
が専用の計算装置の不足から種々の制約を受けてきた。
これらの制約は、方法及び概念を取扱う全体的に異なる
情報なるが故に、従来の電子手段がファジィ計算モード
における効率的な動作にほとんど適していないという事
実からきている。

【０００７】

【発明が解決しようとする課題】この発明をよりよく理
解するために、真実性の表示及びモデリングという２つ
の主な方法、又は言い換えれば、解決すべく与えられた
問題事項について、まず検討してみる。即ち、これら
は、電子計算の諸装置を使用して諸問題の解決を見い出
すために通常採用される方法である。

【０００８】第１の方法は、真実性について数値的／解
析的記述を与え、解決されるべき全ての問題事項がどの
ような場合でも効果的に判別できるような科学及び工学
に広く採用されている方法である。この方法は現在のデ
ータ処理装置のアーキテクチャにより著しく影響されて
きたが、問題の各態様が「漠然とした（ｈａｚｙ）」
形、即ち、例えば人工知能に関する応用のように判別が
困難な形で提供される場合にはほとんど適用できない。

【０００９】そのような状況において、解決が期待され
る問題の量的質的記述が可能なモデリングの技術がより
効果的であると示されてきた。ファジィ論理は、それ自
体典型的な大多数の人間の活動の様に不確実で不正確な
枠内にあるこれら諸問題を取り扱うための諸ルールの主
体を提供する。又、言い換えると、ファジィ論理は、行
為ではあるが、不確かさの状況のもとで判断を下すとい
う正に人間の能力における活動的役割を処理する典型的
人間の推理である「あいまいな(ｖａｇｕｅ)」知的処理
をモデリングする方法を提供している。

【００１０】更に詳細には、ファジィ論理は、指定され
た言語変数Ｘと称される特定な部類の変数を使用した真
実性の言語記述において動作するものであり、この言語
変数の中味は、例えば、全ての自然あるいは人工の言語
における言葉又は表現を有していると言える。言い換え
れば、各変数には、与えられた問題のモデリング段階に
おいて使用される語（ワード）又は表現に対応する語義
上の意味が与えられている。

【００１１】更に、各変数は、変数に依存し且つそれら
が採用されている文脈により異なる意味を取ることがで
きる集合値に統語論的に関連する。そのような値は、変
数を表示する第１語と、その反意語と、一連のいわゆる
第１語の修飾語句とから得られる。

【００１２】いま、例をとって、「温度（ｔｅｍｐｅｒ
ａｔｕｒｅ）」という名称（名辞）又は概念が言語変数
Ｘとして定義されたとし、又、変数Ｘの第１語としてワ
ード「冷（ｃｏｌｄ）」、その反意語としてワード「熱
（ｈｏｔ）」を選択したとする。

【００１３】第１語については、「ではない（ｎｏ
ｔ）」、「著しく（ｖｅｒｙ）」、「少ない（ｌｅｓ
ｓ）」等のような一連の修飾語句が接続され得る。これ
らは、たとえ一義的でなくても、又、不確かな形態で
も、ファジィ論理の目的に対して十分であれば、変数の
集合値を完成する。

【００１４】更に、言語変数に割り当てられた各値は、
いわゆる「ファジィ集合」、即ち、変数の各値を論議領
界として理解される定義域に結合する確立論的な分布関
数により現わされる。

【００１５】変数の論議領界においてファジィ集合を判
別するこれらの関数はメンバーシップ関数μ（Ｘ）と言
われており、ファジィ計算を定める適切な動作がそれら
を通じて行われる。

【００１６】言語変数の全てのファジィ集合の、集合し
たものを項集合という。

【００１７】簡単な例として、添付の図１は、上述した
概念をグラフにまとめた説明図である。

【００１８】図１において、横軸は言語変数「Ｘ＝温
度」の論議領界｛Ｘ｝であり、縦軸はその変数に関連す
るメンバーシップ関数μ（Ｘ）の度数を示す軸である。

【００１９】図１は、選択された言語変数Ｘに依存する
集合値に対するいくつかのメンバーシップ関数、即ち、
第１語「冷」のメンバーシップ関数を示すμｃ（Ｘ）、
その反意語「熱」のメンバーシップ関数を示すμｈ
（Ｘ）、修飾項「冷ではない」のメンバーシップ関数を
示すμｎｃ（Ｘ）等を示す。

【００２０】解析的及びベクトル的の２つの異なる型の
表示がメンバーシップ関数に対し可能である。前者は、
論議領界の関数であり、それにより［０〜１］の範囲の
値内での領界の「写像（ｍａｐｐｉｎｇ）」を可能とす
る。

【００２１】後者は、論議領界をＮ個のセグメントに、
及び、［０、１］の範囲をＬレベルに分割することによ
り得られるメンバーシップ関数μ（Ｘ）のベクトルサン
プル表示である。

【００２２】メンバーシップ関数の間において、推論演
算で知られる論理演算を後に述べるように行うことがで
きる。

【００２３】一方、そのような演算を遂行するために採
用される電子的データ処理構成が、好ましくはファジィ
論理における計算モデルを作る推論演算の本体に対して
専用仕様のアーキテクチャであることを守ることは重要
である。

【００２４】専用のファジィ計算構成は、２つの異なる
技術、即ち、いわゆるハイブリッド又はアナログ・デジ
タル技術と、デジタル技術とを使用して現在一般に実行
することができる。

【００２５】どちらの技術を選択するかは、メンバーシ
ップ関数を形式化することができる表示形式に強く影響
する。

【００２６】基本的には、ハイブリッド技術により、メ
ンバーシップ関数はベクトルで表示することのみ可能で
あり、そのベクトル成分は、いわゆる真理のレベルを表
示する電圧値及び／又は電流値である。

【００２７】縦の空間は必要によりＬの数のレベルに区
分され、一方、論議領界は設計段階において決定され
る。

【００２８】この技術は、山川教授指導のＦＬＳＩ（th
e Fuzzy Logic System Institute）により開発され、例
えば、グプタ（Ｍ．Ｍ．Gupta）及び山川（Ｔ.Yamakaw
a）による1988年発行の「第６世代のコンピュータに対
する本質的なファジィ電子回路（Intrinsic Fuzzy Elec
tronic Circuits for Sixth Generation Computer）」
なる題の報告書に述べられている。

【００２９】対照的に、デジタル技術は、ベクトル及び
解析の両形態におけるメンバーシップ関数の表示を行な
うことができる。

【００３０】解析表示の例において２つの形式化の方法
があり、その方法の一つは、関数についてのいくつかの
注目点、即ち、関数がその傾斜を変えるところを与える
ものである。

【００３１】ファジィ装置は、ファジィ計算を適切に実
行できるように上述の各点を接合することを任される。

【００３２】そのような装置の例として、「デジタルファ
ジィ処理制御装置シリーズ(DigitalFuzzy Processor-Co
ntroller Series）」という名称のオペレーションマニ
アルを利用可能な、ＦＰ−３０００と名づけられた機械
がオムロン（ＯＭＲＯＮ）社から提供されている。

【００３３】この手法の利点の一つは、各種の関数のメ
ンバーシップ領域を水平面及び垂直面に区分できる高い
精度である。

【００３４】しかし、いくつかの不利益な点もあり、そ
れはメンバーシップ関数の記述に与えられた低柔軟性か
ら生ずるものである。

【００３５】例えば、この場合、せいぜい４個の反曲点
が存在し得て、必然的に真値０又は１を桁上げしなけれ
ばならない。

【００３６】解析手法を形式化するための第２の方法
は、その領域内のメンバーシップ関数を記述する方程式
を与えることを含んでいる。

【００３７】この場合、そのような関数の定義において
は高度の柔軟性が達成される。

【００３８】

【発明が解決しようとする課題】しかし、これらの解析
方法のいずれも、純粋の数値的手法によりファジィ計算
が遂行されるが、計算レベルでは非常に好ましくない結
果となっている。

【００３９】メンバーシップ関数のベクトル表示を使用
するデジタル技術について考えてみると、与えられた真
理のレベルの縦軸表示には、必然的に、目標とする精度
の程度に依存して多数のビットの使用を必要とすること
が第１に明らかである。

【００４０】この技術の利点は、ファジィ推論計算を遂
行する際の極度の計算簡素化が最も明確に行われること
である。

【００４１】そのような実施例の一例が、ＩＥＥＥによ
るソリッドステート回路のジャーナル（Journal of S
olid-State Circuits）、第２５巻、第２号（1990年４
月）に渡辺（Ｈ．Ｗａｔａｎａｂｅ）によって、論文
「再構成可能及びカスケード可能なアーキテクチャを有
するＶＬＳＩファジィ論理制御装置（A VLSI FuzzyＬ
ogic Controller with Reconfigurable，Cascadable
Architecture）」に発表されている。

【００４２】この発明は、デジタル技術の枠組みの中で
新規な制御装置のアーキテクチャに関する。

【００４３】この発明の目的は、制御装置のアーキテク
チャを提供することであり、更に、メンバーシップ関数
のベクトル表示をもってファジィ論理に基づいて動作す
るデジタル制御装置に重要且つ秀れた性能を与える機構
的機能的特徴を備えた制御装置に結合したメモリの設定
方法を提供し、これにより先行技術の欠点を克服するこ
とである。

【００４４】

【課題を解決するための手段】この発明は、互いに並列
配置されたそれぞれ独立の複数のファジィ化装置を備
え、各ファジィ化装置はアナログ入力とデジタル入力と
記憶ワードのアドレスを選択する該中央ユニット内の対
応するリードオンリメモリの入力側に接続されたデジタ
ル出力とを備えたアーキテクチャにより、先行技術の技
術的諸問題を解決する。

【００４５】又、その技術的諸問題は、第１メモリアド
レス域のルールの前方前置詞を記憶し、第２のメモリア
ドレス域の後方イフゼン演算部分（含意）を記憶するス
テップからなる制御装置メモリを設定する方法により解
決される。

【００４６】

【実施例】この発明に係るアーキテクチャの特徴及び利
点はこの明細書に添えた図面を参照し説明され且つ限定
を伴うものでない以下の実施例の詳細な記述により明ら
かになるであろう。

【００４７】図面内の１により一般的且つ概略を示した
ものは、この発明を具体化する電子制御装置のアーキテ
クチャである。

【００４８】制御装置１は、構造的には独立となってお
り、独立形の機械として閉ループ制御を達成せんとする
ものであり、ファジィ論理モードにおいて動作するよう
に設計されている。制御装置１は、複数Ｓのアナログ入
力端子Ｉ１Ａ、…、ＩＳＡ、及びこれらにそれぞれ結合
された同じ数のデジタル入力端子Ｉ１Ｄ、…、ＩＳＤを
備えている。

【００４９】このような入力端子は、物理的な制御変
数、即ち、外部センサからのアナログ信号又はデジタル
信号に関する信号を受信しようとするものである。

【００５０】各全般共通のｉ番目の入力端子の対ＩｉＡ
及びＩｉＤは、図４に示すように、ファジィ形の論理情
報に入力信号を変換する対応した変換装置又はファジィ
化装置１０に接続される。

【００５１】各装置１０の一団は、図３に示すように、
制御装置１の変換入力部３を構成する。

【００５２】最適な実施例において、入力部３は、事実
上、アナログであろうとデジタルであろうと、１度に４
個の制御信号が入力される４個のファジィ化装置１０を
備えている。

【００５３】しかし、入力部３は、外部の回路との間に
必要なインターフェースに従って多数のファジィ化装置
１０を設置することができる。

【００５４】アーキテクチャ１は、更に中央制御ユニッ
ト又はファジィ制御装置中心部（コア）５を備え、そこ
でファジィ論理メンバーシップ関数が記憶され、ファジ
ィ論理計算が行われる。

【００５５】ユニット５は、図５に詳細に示すように、
それぞれが上記ファジィ化装置１０の１つに接続された
複数Ｓのプログラム可能のリードオンリメモリ７、即ち
ＰＲＯＭ又はＥＰＲＯＭを備えている。

【００５６】各メモリ７は、各対応するファジィ化装置
１０のそれぞれの出力端子に等しい数の各メモリ７の入
力端子を接続する導体の一束又はバスＺに与えられたデ
ジタル信号により、アドレスが与えられる。

【００５７】メモリ７は、３２ビットのワード長を有す
るように選択され、各メモリは、特に図９に示すインタ
ーフェース制御ユニット１１に結合されたインターフェ
ース回路９に直接的に接続された３２個の出力端子Ｒを
有する。

【００５８】直前に述べたインターフェース制御ユニッ
ト１１は、中央ユニット５の出力端子でもあるメンバー
シップ関数μ（Ｘ）のアセンブラ１３に対して両方向に
接続される。

【００５９】アーキテクチャ１は、コンバータと駆動出
力部又はファジィ化除去部１５とによりつくりあげら
れ、制御装置１と外部回路装置との間の適切なインター
フェースを提供し、例えば、ファジィ情報をアナログＯ
ＩＡ電気信号又はＯＩＤ電気信号に変換することにより
アクチュエータを駆動する。

【００６０】このようにして、個数Ｔの制御出力端子Ｏ
１Ｄ、Ｏ１Ａ、…、ＯＴＤ、ＯＴＡは、ここでデジタル
及びアナログの両信号のために供給される。Ｔの好まし
い値は１であり、単一の集合制御入力端子が存在するこ
とを意味している。

【００６１】以下、全体的な説明の例として、ｉ番目の
ファジィ化装置１０の内部構造を更に詳細に述べる。

【００６２】図４によれば、アナログ入力端子ＩｉＡ
は、この入力端子に印加されたアナログ信号を或るファ
ジィ変数のメンバーシップ関数の集合が定義された空間
中の対応する正しい値に変換するように構成された６ビ
ットのアナログ／デジタルコンバータ１２に接続されて
いることが分かる。

【００６３】制御装置１のアーキテクチャは、メンバー
シップ関数μ（Ｘ）の分離されたベクトル表示を求める
という仮定を用いるように、有利に定められる。

【００６４】この点において、論議領界ｘ１、…、ｘＮ
は、それぞれメンバーシップの程度が、Ｌ＝１６となる
集合[１、２、…、Ｌ]の値を取るＮ＝６４の数のセグメ
ントに分割された。

【００６５】言うまでもなく、真理の両極限値は、０＝
非真理（ｕｎｔｒｕｅ）、及び１＝真理（ｔｒｕｅ）で
ある。

【００６６】このＮ及びＬの値の非制限的選択は、電子
部品の数と推論動作を実行するのに必要な時間との両方
の語について、データ表示の精度と計算効率のどちらを
とるかの必要性から提案されてきた。

【００６７】又、６４＝２６に等しい変数の表示領域Ｎ
を採用したことにより、２個の入力端子及び出力端子を
備えたマルチプレクサ１４の１個の入力端子に接続され
た出力端子を有する６ビットのＡ／Ｄコンバータをも採
用することになった。

【００６８】外部回路装置からの入力信号が既にデジタ
ル信号の形である場合、デジタル入力端子ＩｉＤは、デ
コーダブロック１６の入力側に直接的に接続された出力
を有するマルチプレクサ１４の他の入力端子と実質的に
一致する。

【００６９】このようにして、ファジィ化装置１０に入
力する信号がアナログ形かデジタル形かには関係なく、
デコーダブロック１６は、６ビットのバスを通じて、マ
ルチプレクサ１４からデジタル信号を受信する。

【００７０】デコーダ１６は、検討中の語句集合に関係
するα値が記憶されたメモリ７のワードアドレスを計算
する。

【００７１】全体的なα値のアドレスは、次の式から計
算される。

【００７２】αのアドレス＝［基本値＋(入力値)＊（語
句集合に存在するμ（Ｘ）の数）］／複数のアドレスワ
ードのサイズ

【００７３】デコーダ１６は、演算論理機構（ＡＬＵ：
Arithmetic Logic Unit）又は専用論理回路のような上
記の計算を急速に遂行するように構成した回路を組み込
む。その選択は本質的に目標性能レベルにより決定す
る。

【００７４】ブロック１６の出力端子は、各メモリ７の
１個に接続された一連のＺバス接続を含む。有利なこと
に、この発明によれば、メモリ７は、制御装置１がそれ
に基づいて動作するファジィ変数Ｘに対するメンバーシ
ップ関数μ（Ｘ）を包含するように内部的に特別に設定
される。

【００７５】Ｎ＝６４及びＬ＝１６のベクトル表示を採
用したので、各メンバーシップ関数は、２５６のメモリ
ビットを占有する。機械の並列レベルＰを最大にするた
め、グローバルメモリは、それぞれが３２ビットの一連
Ｕからなる構造的に独立した４個のメモリ７に分けられ
る。

【００７６】各記憶モデュールの全ての間隔（スパン）
は機械の内部並列値Ｐに等しい。

【００７７】値Ｐが大きくなればなるほど、並列に計算
可能な論議領界の要素の数は増加する。

【００７８】このアーキテクチャに対しては、論議領界
の３２個の要素について並列遂行される演算を実行する
Ｐ＝１２８ビットの値が選ばれた。

【００７９】値Ｕは既に述べた項集合に存在するメンバ
ーシップ関数μ（Ｘ）の数である数であり、この値Ｕは
記憶モジュールに対するアドレスバスの数に反映され
る。

【００８０】メモリを４個の分離モジュール７に分割す
ることにより、制御入力端子に関連した４個のファジィ
変数Ｘに関係するメンバーシップ関数の値が同時にアク
セスされることを可能にする。

【００８１】従って、モジュールの数は相互に作用し得
る外部変数の数の関数となる。

【００８２】図６によれば、各メモリモジュール７は、
同じサイズを有する必要のない２個の部分２１及び２３
に分割されることが分かる。

【００８３】第１の部分２１は、メンバーシップ関数の
所定の形式を記憶することのできるアドレス域を表わ
し、第２の部分２３は、メンバーシップ関数μ（Ｘ）の
それ以外の形式を記憶するアドレス域である。

【００８４】更に詳細には、高レベルで解析された場
合、ファジィ論理は、メンバーシップ関数に適用される
イフゼンルールの本体として形成され、次のようにな
る。

【００８５】ルール もし（Ａ が Ａ１） （Ｂ が
Ｂ１） であれば、（Ｃ は Ｃ１） （Ｄ は Ｄ
１） である。

【００８６】ここで、Ａ１、Ｂ１、…、Ｄ１はメンバー
シップ関数であり、関係する演算数（オペランド）は英
語である。

【００８７】ＴＨＥＮの前に来るｒｕｌｅの部分は「ｌ
ｅｆｔ」又は前方部分と呼ばれており、そして、同じく
ＴＨＥＮの後に来るものはそのｒｕｌｅの「ｒｉｇｈ
ｔ」又は後方部分と呼ばれる。

【００８８】ここで、各メモリ７の部分２１は、正にフ
ァジィルールの左部分のメンバーシップ関数であり、一
方、部分２３は上記ルールの右部分を記憶する。

【００８９】この部分は、変数の記憶に対する基準が、
後に説明するように、２の場合では全く異なるという理
由により採用されてきた。

【００９０】この発明により提供されたメモリ設定の種
類に関して明らかにするために、図１６〜図１８に基づ
き、簡単な例を紹介する。

【００９１】３個のメンバーシップ関数μ（Ｘ）を有す
る簡単な語句集合を考えると、従来の方法により、情報
は、各メンバーシップ関数の各点に対して真理のレベル
を順序的に書き込むことにより記憶される。

【００９２】その関数は、隣接する各メモリ位置に割当
てられる。

【００９３】この発明のメモリ設定方法は、代わりに根
本的に異なる方法で行われる。

【００９４】［１、…、Ｎ］の論議領界におけるｉ番目
の水平セグメントを示す同じ下付きの文字「ｉ」をもつ
１個の語句集合の要素は、連続して記憶される。

【００９５】この状況を図１８及び図１７により説明す
ると、前者の図１８は、３個のメンバーシップ関数μ
（Ｘ）１、μ(Ｘ)２、μ(Ｘ)３が描かれたグラフと、論
議領界の第１の点におけるこれらの関数の値Ａ、Ｂ、Ｃ
とを示す。

【００９６】後者の図１７は、記憶モジュール７内のセ
ル３０のシーケンスと、第ｉ番目の項集合のシーケンス
としての上記セルの内容とを示す。

【００９７】ファジィ変数のメンバーシップ関数への適
応可能推論ルールの中から、ルールの左部分の入力前置
詞がいかによくメンバーシップ関数に整合するかを示
す、いわゆる重み関数αの定義が可能であるということ
は、注目に値する。

【００９８】外部センサからの物理値をファジィ変数に
変換するような、物理量を制御する機械の例では、重み
αの計算は、語句集合のメンバーシップ関数に関する入
力変数値の切片を発見することに限定される。

【００９９】他の特別の指示するべき重み関数は、Ω＝
ｍｉｎ（αｉＡ、αｉＢ、…）により定義され、ルール
のイフ(ＩＦ)部分の類似点の全ての範囲を指示してい
る。

【０１００】さて、この発明のメモリ設定により、又、
ファジィ変数の値が識別されるに従い、語句集合中のメ
ンバーシップ関数の数Ｆ及びメモリワードのサイズ（３
２ビット）の関数であるメモリ７への限定数アクセスを
もつ変数に全ての値αをアクセスすることが可能にな
る。

【０１０１】要するに、アクセス数は、Ｆ／８に最も近
い切上げ値で与えられ、８は３２ビットのワードを記憶
できる値αの最大値を示す。

【０１０２】更に、このメモリ設定により、変数に関係
する全ての値αは、メモリ内の連続的位置を占め、又、
セル３０のアドレスを階段的に増加して与えられた全て
の変数に対する値αを引続き読み出すことは充分であろ
う。

【０１０３】次に、ルールの「右」部分に属するメンバ
ーシップ関数を記憶する方法を考えてみる。この場合、
重要なことは、それに基づき推論動作が遂行されるファ
ジィ変数が、効率的手法で推論制御ユニット１１に供給
されることである。

【０１０４】この目的のために、４個の分離したモジュ
ールに既に分割したメモリを作ることにより、それに含
まれる情報は独立の形でアクセスされる。

【０１０５】しかし、もしそのようなモジュールが１個
のブロックとして採用されると、メンバーシップ関数を
表示するＮの４ビットの要素が全てのメモリを３２ビッ
トの８ワードに分割されることになろう。

【０１０６】従って、初めの３２個の要素は、４個のメ
モリモジュール７中の同じアドレスを有する４ワードに
記憶される。

【０１０７】残る３２個の要素は、他の４ワードに記憶
されることになる。

【０１０８】このようなわけで、ファジィルールの
「右」部分のメンバーシップ関数は、それぞれ２個の記
憶アドレスを有し、各アドレスは４ビットの３２個の要
素を識別する。

【０１０９】図７はこの状況を説明するものである。

【０１１０】メンバーシップ関数が記憶された２個のア
ドレスは、連続する必要はないが、計算目的のため効果
的であると判断される位置に置くことができる。

【０１１１】例えば、使用される同じ順番に記憶された
メンバーシップ関数のいくつかの半分量を持つと更に便
利であり、この順番は、或る制御プログラムに対して常
に同じであろう。

【０１１２】その結果、次の記憶位置のアドレスは現在
の位置を１だけ増やすことにより得られる。

【０１１３】図７において、インターフェース回路９の
内部構造を詳細に述べると、回路９は、メモリ７からの
情報を取扱い、これを推論制御ユニット１１に送るよう
に構成される。

【０１１４】回路９は多数のアダプタ回路１９に分けら
れ、この回路１９は互いに等しく、メモリ７の数と同じ
である。

【０１１５】各アダプタ回路１９は、バス入力端子及び
デュアルバス出力端子を有し、且つ、対応するメモリ７
の３２個の出力端子Ｒに直接的に接続された、入力マル
チプレクサ２２を備えている。

【０１１６】ミキサ２２は、信号を含んでいる情報の形
式に基づき、アダプタ回路１９に入力された信号により
異なる方法で処理する。

【０１１７】基本的には、ファジィルールの右部分及び
左部分の両方からの各メンバーシップ関数の値がメモリ
に記憶されるので、対応する各信号は、計算装置に対
し、直接的及び間接的にアドレスされる。

【０１１８】例えば、もしメモリワードがそのルールの
「右」部分からの関数に関係すると、そのワードは、同じ
メンバーシップ関数の８要素を包含し、バスリンクＫを
経て推論制御ユニット１１に送られる。

【０１１９】一方、メモリワードが「左」部分を示す場合
は、そのワードは同じファジィ変数Ｘを示す１以上且つ
８以下の値αを含んでいる。

【０１２０】このような値αを扱うために、バッファレ
ジスタ１７は、レジスタ１７の出力端子に接続された有
限状態機械１８を通してアクセスされるＲＡＭ型のリー
ド／ライトメモリ２４と共に、マルチプレクサ２２の後
に設けられる。

【０１２１】そのＲＡＭのサイズは、語句集合の中に存
在する最大数のメンバーシップ関数に依存し、この場合
は１６である。

【０１２２】４個のバスリードＷは、図８及び図９に示
すように、推論制御ユニット１１に組込まれたＡＮＤ−
ＯＲセレクタ２５の入力側に全て接続されたＲＡＭ２４
の外に設けられている。

【０１２３】推論制御ユニット１１は、制御装置１の中
心部であり、各ファジィルールに関係する値θに対する
計算を遂行する。

【０１２４】上記ユニットの一般的なレイアウトは、４
個の推論プロセッサ２０の一団からなり、それぞれにア
ダプタ回路１９からのバスＫが入力されている。

【０１２５】更に、ＡＮＤ−ＯＲセレクタ２５とＲＡＭ
型のレベルメモリ２７とが設けられている。

【０１２６】ＡＮＤ−ＯＲセレクタ２５は、或る推論ル
ールの値θを計算するように設計され、ここで、関数μ
(Ｘ)に関する値αｉは既に分かっている。

【０１２７】詳細には、セレクタ２５のアーキテクチャ
は、図８に示す通り、論理ＯＲ及びＡＮＤのオペランド
を有する前置詞を計算するようにした２個の対称部分２
６及び２８をそれぞれ備えている。

【０１２８】上記セレクタ２５の入力は、与えられたル
ールに対する値αを包含するメモリ２４からのバスＷを
接続する。

【０１２９】ルールに包含された論理オペランドの形式
に依存して、値αは、マルチプレクサ４１を介して、Ｍ
ＩＮ８０ブロック又はＭＡＸ８２ブロックのいずれかに
送られる。

【０１３０】単一のＭＩＮブロック又はＭＡＸブロック
の構造は、図１１に示され、値αをメモリ２４から受信
した複数の入力端子を有するコンパレータ３１と、その
入力値の最小又は最大のいずれかが提供される単一の出
力端子とを備えている。

【０１３１】コンパレータ３１の出力信号は、コンパレ
ータの入力端子に印加された信号が適切な接続により更
に伝達されて行くミキサ４０にアドレスされる。

【０１３２】この計算の手法が非常に単純化されている
理由は、多くの中から単一の比較動作のみが遂行されて
いるという事実による。

【０１３３】このことは、電子部品と同じように、計算
時間においても著しい節約を可能にしている。

【０１３４】セレクタ２５においては、いくつかのバッ
ファレジスタ２９及び各種のミキサ４２と４３とが設け
られているので、前もって行われた動作の部分的結果を
利用することにより、ローカルメモリがフィードバック
計算動作を遂行できるようにする。

【０１３５】そのセレクタ出力は、ルール値を運び、与
えられた応用に対しファジィルールの定義に基づいて作
成された適当な制御プログラムを通じて得られる各種の
重さΩ関数の組み合わせの結果である。

【０１３６】値θは、セレクタ２５の出力に接続された
メモリ２７に記憶される。

【０１３７】上記メモリ２７は、第２ステップの推論処
理の過程において、ルールの「右」部分からのメンバー
シップ関数を改変するのに有用な、全てのルールの
「左」部分の計算から得られる全ての値θを含有するも
のである。

【０１３８】メモリ２７は、バスＨを介して、各プロセ
ッサ２０の対応する入力端子に接続された４ビットの出
力端子を有する。各プロセッサ２０は、それぞれ図１２
に充分詳細に説明された８個の最小コンパレータブロッ
ク３２（図１０）からなり、且つ、その２個の入力端子
に送られたものから最低の値を出力するように設計され
ている。

【０１３９】これらの並列に置かれた最小コンパレータ
ブロック３２は計算要素を示し、これにより、ファジィ
ルールの「右」部分からのメンバーシップ関数が切り取
られる。

【０１４０】レベルメモリ２７に記憶された値θは、そ
の切り取り値を定める。

【０１４１】この切り取り動作は、それぞれの個別の関
数成分の値を、メモリ２７からの閾値θと比較すること
により行われ、各セレクタブロック即ち最小コンパレー
タブロック３２は、上記２個の入力値のうちの小さい方
を選択する。

【０１４２】図１３はこの動作を簡潔な形でグラフ的に
示す。

【０１４３】この発明のアーキテクチャは、図１４に示
したメンバーシップ関数アセンブラ１３により完成され
る。メンバーシップ関数アセンブラ１３において、メン
バーシップ関数は、ファジィ論理の計算モデルに基づい
て、共に組合わせて制御信号を出力し、次いでその適当
な変換を行う。

【０１４４】この組合せ動作は、極限のメンバーシップ
関数を作成するための各種のメンバーシップ関数を互い
に比較する動作からなる。

【０１４５】同じ下付き文字を有するそのような関数の
成分のうち、真理性の高いものが選択される。

【０１４６】このため、アセンブラ１３は、一連の３２
個の最大コンパレータブロック３４を備え、それぞれ、
ユニット１１から４ビットの信号が入力される。

【０１４７】又、各ブロック３４の４ビットの出力端子
は、組合せられて、１２８ビットのバッファ構造を形成
する各バッファレジスタ３５にそれぞれ接続される。

【０１４８】各レジスタ３５は、２個の出力端子を有す
るマルチプレクサ３６の入力端子に接続された出力端子
を有し、マルチプレクサ３６の１個の出力端子は、対応
するコンパレータブロック３４にフィードバック接続さ
れる。

【０１４９】このように、アセンブラ１３は、その入力
としてメンバーシップ関数の３２個の成分を受信し、そ
れらの各々に対し、予め計算されてバッファブロック３
５に記憶された値と比較を行う。

【０１５０】その最初の比較において、００００の比較
値が使用される。

【０１５１】出力側のマルチプレクサ３６は、バッファ
３５からの出力信号を、新しいループに対応するコンパ
レータ３４又はファジィ化除去部１５のいずれかに送る
ように動作する。

【０１５２】注目に値することは、組合せ動作はメンバ
ーシップ関数を２個の分離した半分の部分に分割するこ
とにより遂行され、それらの一つの計算は他の半分に対
する計算がスタートする前に終るということである。こ
のことは、関数の個々の成分が独立に計算されるという
ことにより可能となる。

【０１５３】ここで、説明を完全にするために、図１５
に示されたファジィ化除去部１５の構造について述べ
る。

【０１５４】この部分では、その入力として、メンバー
シップ関数の３２個のセグメントを表わす１２８ビット
の信号を受信する。

【０１５５】ブロック３７に包含される適切な変換アル
ゴリズムは、メンバーシップ関数を論議領界内の定時間
の表現に変換する。

【０１５６】このことは、実際に、６ビットの信号が得
られ、それによりデジタルアクチュエータが駆動され得
ることを意味する。

【０１５７】マルチプレクサ３８を介して、その信号は
デジタル／アナログコンバータ３９にも供給され、これ
により、同じ情報がアナログの形で得られる。

【０１５８】このようにして、ファジィ化除去部となる
部分１５は、制御装置１と外部回路との間の適当なイン
ターフェースを与える。なぜなら、制御装置１は、デー
タに応答することができないため、直接的にファジィ論
理情報によってアクチュエータを駆動することが不可能
であるからである。

【０１５９】

【発明の効果】この発明の制御装置のアーキテクチャ
は、推論動作に含まれる大部分の計算作業を簡潔化する
ことができるということで技術的問題を解決し、それ自
身を先行解決策から明確に区別している。

【０１６０】又、特定の記憶装置は、全ての性能に関し
て著しい改良を可能とし、その程度は他の設計よりも、
ひと階級高いとさえ言うことができる。

【０１６１】又、この発明の制御装置のアーキテクチャ
は、従来の制御装置を制限していた計算のオーバヘッド
を除去し、従来の方法によっては効果的に解決できなか
った問題をリアルタイムにアドレスすることを可能にし
た。

【図面の簡単な説明】

【図１】ファジィ論理変数のメンバーシップ関数の例を
図式的に示すグラフである。

【図２】この発明を具体化するためのアーキテクチャを
示すブロック図である。

【図３】図２に示したアーキテクチャの特定装置を示す
ブロック図である。

【図４】図３に示した装置の細部を示すブロック図であ
る。

【図５】図２のアーキテクチャに組み込まれた中央制御
ユニットを示すブロック図である。

【図６】図２のアーキテクチャに組み込まれたメモリモ
ジュールを示すブロック図である。

【図７】図５の中央ユニットに組込まれたインターフェ
ースユニットの回路を示すブロック図である。

【図８】図９に示した制御ユニットの細部を示すブロッ
ク図である。

【図９】図５の中央ユニットに組込まれた制御ユニット
を示すブロック図である。

【図１０】図９に示した制御ユニットの細部を示すブロ
ック図である。

【図１１】図５に示した制御ユニットの細部を示すブロ
ック図である。

【図１２】図５に示した制御ユニットの細部を示すブロ
ック図である。

【図１３】この発明の装置を使用して実行する論理演算
を現わすグラフである。

【図１４】図２のアーキテクチャに組み込まれた関数ア
センブラ装置を示すブロック図である。

【図１５】図２に示したアーキテクチャの細部を示すブ
ロック図である。

【図１６】図５に示した中央制御ユニット内のメモリ設
定を示す説明図である。

【図１７】図５に示した中央制御ユニット内のメモリ設
定を示す説明図である。

【図１８】図５に示した中央制御ユニット内のメモリ設
定を示す説明図である。

【符号の説明】

１ 制御装置（アーキテクチャ） ３ ファジィ化部（入力部） ５ ファジィ制御中心部（中央制御ユニット） ７ メモリ（ＲＯＭ、メモリモジュール、リードオ
ンリメモリ） ９ インターフェース回路 １０ ファジィ化装置 １１ 推論制御ユニット １２ Ａ／Ｄコンバータ １３ メンバーシップ関数アセンブリ（アセンブ
ラ） １４、２２、３６、３８、４１ マルチプレクサ １５ ファジィ化除去部 １６ デコーダ １８ 有限状態機械 １９ アダプタ回路 ２０ 推論プロセッサ ２１ 第１アドレス域 ２３ 第２アドレス域 ２４、２７ リード／ライトメモリ ２５ ＡＮＤ／ＯＲセレクタ ２６、２８ 対称回路（対称な部分） ３２ 最小コンパレータ ３４ 最大コンパレータ ３７ メンバーシップ関数変換回路 ３９ Ｄ／Ａコンバータ ＩｉＡ アナログ入力端子 ＩｉＤ デジタル入力端子 Ｘ 論理変数 μ（Ｘ） メンバーシップ関数

フロントページの続き (72)発明者 リナールド・ポルッツィ イタリア国、20100 ミラノ、ピアッツ ァ・イストリーア ２ (72)発明者 ジャンギード・リツォット イタリア国、20123 ミラノ、ヴィア・モ リーノ・デレ・アルミ 11

Claims (19)

【特許請求の範囲】
1. 【請求項１】 並列配置された複数の独立のファジィ化
   装置（１０）を含む入力部（３）であって、前記各ファ
   ジィ化装置（１０）が少なくとも１個のアナログ入力端
   子（ＩｉＡ）、少なくとも１個のデジタル入力端子（Ｉ
   ｉＤ）及び少なくとも１個のデジタル出力端子をそれぞ
   れに有する入力部（３）と、 ファジィ論理メンバーシップ関数を記憶している複数の
   メモリ（７）を含む中央制御ユニット（５）であって、
   前記各メモリ（７）が前記入力部（３）内のファジィ化
   装置（１０）に対応し且つメモリワードのアドレスを選
   択するために対応するそれぞれのファジィ化装置（１
   ０）の出力端子に接続された入力端子を有する中央制御
   ユニット（５）と、 前記中央制御ユニット（５）の出力端子に結合されたフ
   ァジィ化除去部(１５)と、 を備えたファジィ論理電子制御装置のアーキテクチャ。
2. 【請求項２】 各ファジィ化装置（１０）は、 少なくとも１個のアナログ入力端子（ＩｉＡ）に結合さ
   れたアナログ／デジタルコンバータ（１２）と、 ２個の入力端子を有するマルチプレクサ（１４）であっ
   て、前記入力端子のうちの１個の入力端子が前記アナロ
   グ／デジタルコンバータ（１２）の出力端子に結合さ
   れ、他の１個の入力端子が少なくとも１個のデジタル入
   力端子（ＩｉＤ）に接続されたマルチプレクサ（１４）
   と、 前記メモリ（７）の１個に記憶されたワードのアドレス
   を計算するために前記マルチプレクサ（１４）の出力端
   子に接続されたデコーダ（１６）と、 を備えたことを特徴とする請求項１のファジィ論理電子
   制御装置のアーキテクチャ。
3. 【請求項３】 前記コンバータ（１２）は、６ビットの
   コンバータであることを特徴とする請求項２のファジィ
   論理電子制御装置のアーキテクチャ。
4. 【請求項４】 前記デコーダブロック（１６）は、計算
   論理ユニット又は他の同等な回路であることを特徴とす
   る請求項２のファジィ論理電子制御装置のアーキテクチ
   ャ。
5. 【請求項５】 前記中央ユニット（５）は、 カスケード接続されて前記ファジィ化装置（１０）の数
   に対応する複数の独立のリードオンリメモリモジュール
   （７）と、 それぞれ前記メモリモジュール（７）に結合された対応
   する複数のアダプタ回路（１９）からなるインターフェ
   ース回路（９）と、 前記メンバーシップ関数μ（Ｘ）を使用して論理動作を
   行うための手段を含む推論制御ユニット（１１）と、 前記中央ユニット（５）の出力信号を供給するために前
   記推論制御ユニットに結合されたアセンブラ（１３）
   と、 を備えたことを特徴とする請求項１のファジィ論理電子
   制御装置のアーキテクチャ。
6. 【請求項６】 前記インターフェース回路（９）の各ブ
   ロック（１９）は、対応するメモリモジュール（７）の
   出力端子（Ｒ）に直接的に接続されて一対の出力端子を
   有する入力マルチプレクサ（２２）を備え、前記出力端
   子のうちの１個は前記制御ユニット（１１）に直接的に
   接続され、他の１個はバッファレジスタ及び有限状態機
   械（１８）の後に接続されたリード／ライトメモリに接
   続されたことを特徴とする請求項５のファジィ論理電子
   制御装置のアーキテクチャ。
7. 【請求項７】 前記推論制御ユニット（１１）は、 並列配置された複数の推論プロセッサ（２０）であっ
   て、それぞれが前記インターフェース回路（９）の各ア
   ダプタ回路（１９）に結合された入力端子を有する推論
   プロセッサ（２０）と、 前記各アダプタ回路（１９）の第２の出力端子に結合さ
   れた入力端子を有するＡＮＤ／ＯＲセレクタ（２５）
   と、 前記セレクタ（２５）の出力端子に接続された入力端子
   並びに前記各推論プロセッサ（２０）の入力端子に結合
   された出力端子を有するリード／ライトメモリ（２７）
   と、 を備えたことを特徴とする請求項５のファジィ論理電子
   制御装置のアーキテクチャ。
8. 【請求項８】 各プロセッサ（２０）は、２個の入力端
   子及び１個の出力端子をそれぞれに有する並列配置され
   た複数の最小コンパレータ（３２）を備え、前記各最小
   コンパレータは、前記２個の入力端子に提供された２個
   の値の最小値を判定し且つ前記最小値を前記出力端子に
   提供する手段を備えたことを特徴とする請求項７のファ
   ジィ論理電子制御装置のアーキテクチャ。
9. 【請求項９】 前記アセンブラ（１３）は、 並列配置された複数の最大コンパレータ（３４）であっ
   て、それぞれが前記各推論プロセッサ（２０）のうちの
   １個の出力端子に結合された第１の入力端子と第２の入
   力端子及び１個の出力端子とを有する最大コンパレータ
   （３４）と、 前記各最大コンパレータの出力端子にそれぞれ結合され
   た複数のレジスタ（３５）と、 複数のマルチプレクサ（３６）であって、それぞれが前
   記複数のレジスタのうちの１個の出力端子に結合された
   入力端子と、前記第２の入力端子に結合された１個の出
   力端子及び前記ファジィ化除去部（１５）に結合された
   他の１個の出力端子からなる２個の出力端子とを有する
   マルチプレクサ（３６）と、 を備えたことを特徴とする請求項５のファジィ論理電子
   制御装置のアーキテクチャ。
10. 【請求項１０】 前記セレクタ（２５）は、論理ＯＲ及
    びＡＮＤオペランドを有する推論計算手段を含む２個の
    対称な部分（２６、２８）を備え、前記セレクタ（２
    ５）は、更に前記インターフェース回路（９）のアダプ
    タ回路（１９）の前記リード／ライトメモリ（２４）か
    らのデータを受信する入力端子を備えたことを特徴とす
    る請求項７のファジィ論理電子制御装置のアーキテクチ
    ャ。
11. 【請求項１１】 各リードオンリメモリモジュール
    （７）は、一連（Ｕ）の３２ビットのメモリワードを備
    えたことを特徴とする請求項７のファジィ論理電子制御
    装置のアーキテクチャ。
12. 【請求項１２】 ４個の独立のリードオンリメモリモジ
    ュール（７）が存在することを特徴とする請求項７のフ
    ァジィ論理電子制御装置のアーキテクチャ。
13. 【請求項１３】 前記メモリワードのビット数と同じ数
    の最大コンパレータ（３４）が存在することを特徴とす
    る請求項９のファジィ論理電子制御装置のアーキテクチ
    ャ。
14. 【請求項１４】 前記アセンブラ（１３）に接続された
    前記ファジィ化除去部（１５）は、 メンバーシップ関数変換回路（３７）と、 前記メンバーシップ関数変換回路（３７）の出力端子に
    結合された１個の入力端子並びに２個の出力端子を有す
    るマルチプレクサであって、前記２個の出力端子が、デ
    ジタル信号を供給する１個の出力端子とアナログ出力信
    号を供給するデジタル／アナログコンバータ（３９）の
    入力端子に接続された他の１個の出力端子とからなるマ
    ルチプレクサと、 を備えたことを特徴とする請求項９のファジィ論理電子
    制御装置のアーキテクチャ。
15. 【請求項１５】 少なくとも１個の前方前置詞及び少な
    くとも１個の後方含意を有する本質的にイフゼンルール
    として形成された推論動作を予め定められた論理変数
    （Ｘ）のメンバーシップ関数μ（Ｘ）に行わせるステッ
    プと、 第１のアドレス域（２１）内の前記前方前置詞部分を記
    憶するステップと、 第２のアドレス域（２３）内の前記後方含意部分を記憶
    するステップと、 を含むファジィ論理電子制御装置のメモリ動作方法。
16. 【請求項１６】 予め定められた論理変数（Ｘ）の前記
    メンバーシップ関数μ（Ｘ）の分離値（α）は、前記メ
    モリ（７）の連続的位置に記憶されることを特徴とする
    請求項１５のファジィ論理電子制御装置のメモリ動作方
    法。
17. 【請求項１７】 Ｎの値の論議領界を越えるＬレベルの
    ベクトル表示が前記メンバーシップ関数に対して提供さ
    れることを特徴とする請求項１５のファジィ論理電子制
    御装置のメモリ動作方法。
18. 【請求項１８】 同様の複数の論理変数（Ｘ）に関する
    前記メンバーシップ関数の各値が同時にアクセスされる
    ように、前記メモリを複数の構造的に独立のモジュール
    （７）に分割するステップを更に含むことを特徴とする
    請求項１５のファジィ論理電子制御装置のメモリ動作方
    法。
19. 【請求項１９】 前記ルールの前方部分からのメンバー
    シップ関数は、それぞれ２個のメモリアドレスを有する
    ことを特徴とする請求項１５のファジィ論理電子制御装
    置のメモリ動作方法。