JPH0666299B2 - プラズマエツチング方法 - Google Patents
プラズマエツチング方法Info
- Publication number
- JPH0666299B2 JPH0666299B2 JP58081312A JP8131283A JPH0666299B2 JP H0666299 B2 JPH0666299 B2 JP H0666299B2 JP 58081312 A JP58081312 A JP 58081312A JP 8131283 A JP8131283 A JP 8131283A JP H0666299 B2 JPH0666299 B2 JP H0666299B2
- Authority
- JP
- Japan
- Prior art keywords
- plasma etching
- processed
- etching method
- region
- type layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プラズマエッチング方法に関する。
近年、集積回路ICから大規模集積回路LSIへと、素子の
高集積度化、高速度化が行われている。これに伴って、
素子の微細加工技術が要求されている。このため、湿式
エッチング（Wet Etching）、ケミカルドライエッチン
グ（Chemical Dry Etching）等の等方的エッチングの代
わりに、サイドエッチング量の少ない異方的エッチング
が可能である反応性イオンエッチング（Reactive Ion E
tching,R.I.E.）が広く採用されている。
高集積度化、高速度化が行われている。これに伴って、
素子の微細加工技術が要求されている。このため、湿式
エッチング（Wet Etching）、ケミカルドライエッチン
グ（Chemical Dry Etching）等の等方的エッチングの代
わりに、サイドエッチング量の少ない異方的エッチング
が可能である反応性イオンエッチング（Reactive Ion E
tching,R.I.E.）が広く採用されている。
の反応性イオンエッチングによれば、エッチングすべき
試料を置いたチャンバー内の電極に、高周波電力RFを印
加する。この高周波電力RFにより、チャンバー内に導入
された反応性ガスをプラズマ化する。このとき、高周波
電力を印加した電極には、電子とイオンの移動度の差及
び、高周波電力と対向電極及び接地されたチャンバー内
壁の面積の違いにより、負の自己バイアスが生じる。こ
の負の自己バイアスは陰極降下電圧Vdcと呼ばれ、接地
電位から計測される。プラズマ中で発生した正イオン
は、この陰極降下電圧Vdcにより加速され、エッチング
種が吸着した被エッチング試料面に垂直に衝突する。而
して、エッチング種と被エッチング物質との反応が促進
され、揮発性物質を生起し、ガス化することでエッチン
グが進行する。
試料を置いたチャンバー内の電極に、高周波電力RFを印
加する。この高周波電力RFにより、チャンバー内に導入
された反応性ガスをプラズマ化する。このとき、高周波
電力を印加した電極には、電子とイオンの移動度の差及
び、高周波電力と対向電極及び接地されたチャンバー内
壁の面積の違いにより、負の自己バイアスが生じる。こ
の負の自己バイアスは陰極降下電圧Vdcと呼ばれ、接地
電位から計測される。プラズマ中で発生した正イオン
は、この陰極降下電圧Vdcにより加速され、エッチング
種が吸着した被エッチング試料面に垂直に衝突する。而
して、エッチング種と被エッチング物質との反応が促進
され、揮発性物質を生起し、ガス化することでエッチン
グが進行する。
然るに、LSI素子等では、高集積度化に伴って最小寸法
幅が小さくなると同時に、これを構成するゲート酸化膜
は、極薄になっている。例えば、64KDRAMでゲート酸化
膜の膜厚は400Å,256KDRAMで250Å以下と極薄になって
いる。このような極薄の酸化膜上に形成された多結晶シ
リコン層や高融点金属層及びそのシリサイド化合物層
に、上述の反応性イオンエッチングによりエッチング処
理を施すと、下地である酸化膜の耐圧が著しく劣化す
る。その結果、酸化膜が絶縁膜としての機能を果さなく
なる問題があった。
幅が小さくなると同時に、これを構成するゲート酸化膜
は、極薄になっている。例えば、64KDRAMでゲート酸化
膜の膜厚は400Å,256KDRAMで250Å以下と極薄になって
いる。このような極薄の酸化膜上に形成された多結晶シ
リコン層や高融点金属層及びそのシリサイド化合物層
に、上述の反応性イオンエッチングによりエッチング処
理を施すと、下地である酸化膜の耐圧が著しく劣化す
る。その結果、酸化膜が絶縁膜としての機能を果さなく
なる問題があった。
本発明は、下地絶縁膜の耐圧劣化を阻止して所定のエッ
チング処理を可能にしたプラズマエッチング方法を提供
することをその目的とするものである。
チング処理を可能にしたプラズマエッチング方法を提供
することをその目的とするものである。
本発明は、被処理体の裏面側に阻止体（例えばダイオー
ド）を形成して負電荷の流入を防止することにより、下
地絶縁膜の耐圧劣化を阻止して、所望のエッチング処理
を容易に可能にしたプラズマエッチング方法である。
ド）を形成して負電荷の流入を防止することにより、下
地絶縁膜の耐圧劣化を阻止して、所望のエッチング処理
を容易に可能にしたプラズマエッチング方法である。
以下、本発明の実施例について図面を参照して説明す
る。
る。
本発明方法は、先ず、第１図に示す如く、例えばＰ型の
単結晶シリコン基板１の主面側に熱酸化膜２、多結晶シ
リコン層３を順次形成した被処理体４の裏面側にn+層
５、Ｐ層６を順次形成してダイオードを構成し、然る
後、被エッチング領域である多結晶シリコン層３の表面
に、エッチングマスクとしてレジスト膜７を形成し、プ
ラズマエッチング装置にてエッチング処理を施すもので
ある。
単結晶シリコン基板１の主面側に熱酸化膜２、多結晶シ
リコン層３を順次形成した被処理体４の裏面側にn+層
５、Ｐ層６を順次形成してダイオードを構成し、然る
後、被エッチング領域である多結晶シリコン層３の表面
に、エッチングマスクとしてレジスト膜７を形成し、プ
ラズマエッチング装置にてエッチング処理を施すもので
ある。
ここで、ダイオードは、被処理体４の裏面側からその内
部に向っての電子の流れを阻止する機能を有するもので
あれば良い。
部に向っての電子の流れを阻止する機能を有するもので
あれば良い。
ダイオード及びレジスト膜７の形成は、例えば、厚さ約
4000Åの多結晶シリコン層３を、単結晶シリコーン基板
１上に形成し、これに約1000℃でリン拡散を施して多結
晶シリコン層３内にリンを導入すると共に、単結晶シリ
コン基板１の裏面側にこの工程でn+層５を形成する。次
いで、イオン打込み法等によりn+層５の外側にＰ層６を
形成してダイオードとする。また、レジスト膜７として
は、例えば、ポジ型レジストを塗布して形成する。
4000Åの多結晶シリコン層３を、単結晶シリコーン基板
１上に形成し、これに約1000℃でリン拡散を施して多結
晶シリコン層３内にリンを導入すると共に、単結晶シリ
コン基板１の裏面側にこの工程でn+層５を形成する。次
いで、イオン打込み法等によりn+層５の外側にＰ層６を
形成してダイオードとする。また、レジスト膜７として
は、例えば、ポジ型レジストを塗布して形成する。
熱酸化膜２の他にも熱シリコン窒化膜等の絶縁膜を使用
しても良い。
しても良い。
多結晶シリコン層３は、レジスト膜７にマスクされて被
エッチング領域を露出している。被エッチング領域は、
多結晶シリコン層の他にも、非晶質シリコン層、高融点
金属層、シリサイド化合物層、多結晶シリコン層と高融
点金属層或は、多結晶シリコン層とシリサイド化合物層
の積層構造に設けても良い。
エッチング領域を露出している。被エッチング領域は、
多結晶シリコン層の他にも、非晶質シリコン層、高融点
金属層、シリサイド化合物層、多結晶シリコン層と高融
点金属層或は、多結晶シリコン層とシリサイド化合物層
の積層構造に設けても良い。
エッチング処理条件としては、反応性ガスとしてCl2を2
0SCCM、H2を6SCCMからなる混合ガスを0.07Torrの減圧下
で使用する。また、RF電源としては、13.56MHz、0.3W／
cm2のものを使用する。
0SCCM、H2を6SCCMからなる混合ガスを0.07Torrの減圧下
で使用する。また、RF電源としては、13.56MHz、0.3W／
cm2のものを使用する。
第２図は、本発明方法の実施に使用するプラズマエッチ
ング装置の一例を示すものである。図中10は、ステンレ
ス製の真空容器である。真空容器10内には、その一壁部
をなすようにして上部電極11と下部電極12が対向配置さ
れ、平行平板電極構造を構成している。これらの電極1
1,12は、テフロンリング13,14により、真空容器10と絶
縁されている。上述の被処理体４は、下部電極12上に設
置されている。これらの電極11,12は、その内部を貫挿
した冷却パイプ15,16中の冷却水にて水冷されている。
真空容器10内には、上部電極11の中央部に設けられたガ
ス導入口17から反応性ガスが導入される。また、真空容
器10の下部に形成された排気管18から図示しないロータ
リポンプ等により排気されるようになっている。また、
上記電極11或は下部電極12には、RF電源19の出力が切換
スイッチ20により整合器21,22を介して印加されるよう
になっている。真空容器10は、常に接地されており、高
周波電力が印加されていない方の電極（11または12）を
切換スイッチ23,24により接地している。
ング装置の一例を示すものである。図中10は、ステンレ
ス製の真空容器である。真空容器10内には、その一壁部
をなすようにして上部電極11と下部電極12が対向配置さ
れ、平行平板電極構造を構成している。これらの電極1
1,12は、テフロンリング13,14により、真空容器10と絶
縁されている。上述の被処理体４は、下部電極12上に設
置されている。これらの電極11,12は、その内部を貫挿
した冷却パイプ15,16中の冷却水にて水冷されている。
真空容器10内には、上部電極11の中央部に設けられたガ
ス導入口17から反応性ガスが導入される。また、真空容
器10の下部に形成された排気管18から図示しないロータ
リポンプ等により排気されるようになっている。また、
上記電極11或は下部電極12には、RF電源19の出力が切換
スイッチ20により整合器21,22を介して印加されるよう
になっている。真空容器10は、常に接地されており、高
周波電力が印加されていない方の電極（11または12）を
切換スイッチ23,24により接地している。
而して、第１図に示す如く、被処理体４の裏面側にダイ
オードを予め形成して、第２図に示す如きプラズマエッ
チング装置の下部電極12上に設置して、上述のエッチン
グ処理条件でプラズマエッチングを施し、多結晶シリコ
ン層３にパターニングを行った。然る後、レジスト膜７
を硫酸系の溶液で除去し、降伏電界を調べたところ第３
図に（Ｉ）にて示す結果を得た。同図から明らかな如
く、この熱酸化膜２の降伏電界は、熱酸化膜２に固有の
降伏電界値である約10MV／cmであることが判った。ここ
で、降伏電界は、多結晶シリコン層３の電極面積が10mm
2の電極に任意の電圧を印加した際に、１μＡの電流が
流れたときの電圧を熱酸化膜２の膜厚（この場合400
Å）で除した値とした。このように実施例の被処理体４
の熱酸化膜２が所定の固有降伏電界を示したのは、被処
理体４の裏面側に形成されたダイオードによって、エッ
チング処理時に電極12から被処理体４に向って流れる電
子を阻止して、熱酸化膜２を保護したためと考えられ
る。
オードを予め形成して、第２図に示す如きプラズマエッ
チング装置の下部電極12上に設置して、上述のエッチン
グ処理条件でプラズマエッチングを施し、多結晶シリコ
ン層３にパターニングを行った。然る後、レジスト膜７
を硫酸系の溶液で除去し、降伏電界を調べたところ第３
図に（Ｉ）にて示す結果を得た。同図から明らかな如
く、この熱酸化膜２の降伏電界は、熱酸化膜２に固有の
降伏電界値である約10MV／cmであることが判った。ここ
で、降伏電界は、多結晶シリコン層３の電極面積が10mm
2の電極に任意の電圧を印加した際に、１μＡの電流が
流れたときの電圧を熱酸化膜２の膜厚（この場合400
Å）で除した値とした。このように実施例の被処理体４
の熱酸化膜２が所定の固有降伏電界を示したのは、被処
理体４の裏面側に形成されたダイオードによって、エッ
チング処理時に電極12から被処理体４に向って流れる電
子を阻止して、熱酸化膜２を保護したためと考えられ
る。
これと比較するために、第４図に示す如く、裏面側にダ
イオードを形成していない従来の方法による被処理体30
を、前述と同様に第２図に示すプラズマエッチング装置
内に設置して、同様のエッチング処理条件でエッチング
を行った。次いで、レジスト膜34を硫酸系の溶液で除去
し、降伏電界を調べたところ、第３図に（II）にて併記
する結果を得た。この結果から明らかな如く、降伏電界
の値は1MV／cm以下であり降伏電界が実施例のものに比
べて著しく劣化していることが判った。この原因は、整
合器21と下部電極12間に設けられたブロックコンデンサ
（図示せず）にプラズマ発生時に電子が蓄積され、RF電
源19のOFF時にその電子が下部電極12を介して被エッチ
ング体30内に逆流し、熱酸化膜32に高電界がかかるため
と考えられる。なお、第４図中31は、単結晶シリコン基
板、32は熱酸化膜、33は、多結晶シリコン層、34は、レ
ジスト膜である。
イオードを形成していない従来の方法による被処理体30
を、前述と同様に第２図に示すプラズマエッチング装置
内に設置して、同様のエッチング処理条件でエッチング
を行った。次いで、レジスト膜34を硫酸系の溶液で除去
し、降伏電界を調べたところ、第３図に（II）にて併記
する結果を得た。この結果から明らかな如く、降伏電界
の値は1MV／cm以下であり降伏電界が実施例のものに比
べて著しく劣化していることが判った。この原因は、整
合器21と下部電極12間に設けられたブロックコンデンサ
（図示せず）にプラズマ発生時に電子が蓄積され、RF電
源19のOFF時にその電子が下部電極12を介して被エッチ
ング体30内に逆流し、熱酸化膜32に高電界がかかるため
と考えられる。なお、第４図中31は、単結晶シリコン基
板、32は熱酸化膜、33は、多結晶シリコン層、34は、レ
ジスト膜である。
以上説明した如く、本発明に係るプラズマエッチング方
法によれば、下地絶縁膜の耐圧劣化を阻止して、所定の
エッチング処理を容易に行うことができるものである。
法によれば、下地絶縁膜の耐圧劣化を阻止して、所定の
エッチング処理を容易に行うことができるものである。
第１図は、本発明方法にて使用する被処理体の断面図、
第２図は、本発明方法にて使用するプラズマエッチング
装置の断面図、第３図は、降伏電界と頻度との関係を示
す特性図、第４図は、従来方法にて使用する被処理体の
断面図である。 １……単結晶シリコン基板、２……熱酸化膜、３……多
結晶シリコン層、４……被処理体、５……n+層、６……
Ｐ層、７……レジスト膜、10……真空容器、11……上部
電極、12……下部電極、13,14……テフロンリング、15,
16……冷却パイプ、17……ガス導入口、18……排気管、
19……RF電源、20……切換スイッチ、21,22……整合
器、23,24……切換スイッチ、30……被処理体、31……
単結晶シリコン基板、32……熱酸化膜、33……多結晶シ
リコン層、34……レジスト膜。
第２図は、本発明方法にて使用するプラズマエッチング
装置の断面図、第３図は、降伏電界と頻度との関係を示
す特性図、第４図は、従来方法にて使用する被処理体の
断面図である。 １……単結晶シリコン基板、２……熱酸化膜、３……多
結晶シリコン層、４……被処理体、５……n+層、６……
Ｐ層、７……レジスト膜、10……真空容器、11……上部
電極、12……下部電極、13,14……テフロンリング、15,
16……冷却パイプ、17……ガス導入口、18……排気管、
19……RF電源、20……切換スイッチ、21,22……整合
器、23,24……切換スイッチ、30……被処理体、31……
単結晶シリコン基板、32……熱酸化膜、33……多結晶シ
リコン層、34……レジスト膜。
Claims (6)
- 【請求項１】半導体基板の一方側の表面領域上に絶縁領
域を介して被エッチング領域を有する被処理体を形成
し、 ｎ型の層とｐ型の層から構成され前記被処理体の他方側
から一方側へ電子が流れるのを阻止する機能を有する阻
止体を前記被処理体の他方側の表面領域の全体に形成
し、 前記被処理体の他方側がプラズマエッチング装置内の電
極に接触するようにして、前記被処理体を前記電極上に
設置し、 反応性ガスを前記被処理体の一方側へ供給することによ
り、前記被処理体の一方側の表面領域をエッチングし、 当該エッチングが終了した後に前記阻止体を除去する ことを特徴とするプラズマエッチング方法。 - 【請求項２】前記阻止体は、前記被処理体の他方側の表
面領域の全体にｎ型の層を形成した後、前記ｎ型の層の
表面領域の全体にｐ型の層を形成することにより得られ
ることを特徴とする特許請求の範囲第１項に記載のプラ
ズマエッチング方法。 - 【請求項３】前記被処理体は、半導体基板の一方側の表
面領域上に絶縁領域を形成した後、前記絶縁領域上に被
エッチング領域を形成することにより得られることを特
徴とする特許請求の範囲第１項又は第２項に記載のプラ
ズマエッチング方法。 - 【請求項４】前記絶縁領域は、熱シリコン酸化膜又は熱
シリコン窒化膜により構成されていることを特徴とする
特許請求の範囲第３項に記載のプラズマエッチング方
法。 - 【請求項５】前記被エッチング領域は、多結晶シリコン
膜、非晶質シリコン膜、高融点金属膜、シリサイド化合
物、又は、これらの積層構造により構成されていること
を特徴とする特許請求の範囲第３項に記載のプラズマエ
ッチング方法。 - 【請求項６】前記ｎ型の層と前記被エッチング領域と
は、同時に形成されることを特徴とする特許請求の範囲
第３項に記載のプラズマエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081312A JPH0666299B2 (ja) | 1983-05-10 | 1983-05-10 | プラズマエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081312A JPH0666299B2 (ja) | 1983-05-10 | 1983-05-10 | プラズマエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207629A JPS59207629A (ja) | 1984-11-24 |
| JPH0666299B2 true JPH0666299B2 (ja) | 1994-08-24 |
Family
ID=13742877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081312A Expired - Lifetime JPH0666299B2 (ja) | 1983-05-10 | 1983-05-10 | プラズマエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666299B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7578945B2 (en) | 2004-09-27 | 2009-08-25 | Lam Research Corporation | Method and apparatus for tuning a set of plasma processing steps |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2956494B2 (ja) * | 1994-10-26 | 1999-10-04 | 住友金属工業株式会社 | プラズマ処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111134A (en) * | 1979-02-19 | 1980-08-27 | Mitsubishi Electric Corp | Method of gas plasma etching |
| US4209357A (en) * | 1979-05-18 | 1980-06-24 | Tegal Corporation | Plasma reactor apparatus |
| JPS57172738A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Etching method of semiconductor element |
-
1983
- 1983-05-10 JP JP58081312A patent/JPH0666299B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7578945B2 (en) | 2004-09-27 | 2009-08-25 | Lam Research Corporation | Method and apparatus for tuning a set of plasma processing steps |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207629A (ja) | 1984-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5628871A (en) | Method of removing resist mask and a method of manufacturing semiconductor device | |
| CA1160761A (en) | Fabrication of microminiature devices using plasma etching of silicon and resultant products | |
| JP2541851B2 (ja) | 有機物の剥離方法 | |
| KR20020070255A (ko) | 플라즈마 에칭 챔버에 대한 다단계 세정 | |
| JP3146561B2 (ja) | 半導体装置の製造方法 | |
| JPH0982687A (ja) | 半導体装置の製造方法 | |
| JPS58168276A (ja) | バイポ−ラ・トランジスタの製造方法 | |
| KR20070098499A (ko) | 플라즈마 처리용의 전극판 및 플라즈마 처리 장치 | |
| JPS63194326A (ja) | 半導体装置の製造方法 | |
| EP0133452B1 (en) | Reactive ion etching method | |
| JP3838397B2 (ja) | 半導体製造方法 | |
| JPS61224423A (ja) | 反応性イオンエツチング装置 | |
| US6877517B2 (en) | Plasma etch method for forming plasma etched silicon layer | |
| JPH0666299B2 (ja) | プラズマエツチング方法 | |
| JP3362093B2 (ja) | エッチングダメージの除去方法 | |
| JP2761172B2 (ja) | プラズマ発生装置 | |
| JPH0622215B2 (ja) | プラズマエツチング方法 | |
| Yamashita et al. | Minimizing damage and contamination in RIE processes by extracted-plasma-parameter analysis | |
| JP3498764B2 (ja) | 多結晶シリコン膜のエッチング方法 | |
| JP2768689B2 (ja) | ドライエッチング方法 | |
| JP3305270B2 (ja) | 半導体装置の製造方法 | |
| JP2006237640A (ja) | 半導体製造方法 | |
| JP3252167B2 (ja) | ドライエッチング方法 | |
| JPS5846638A (ja) | 反応性イオンエツチング装置 | |
| JPH0642467B2 (ja) | プラズマエツチング方法 |