JPH0661835A - スリーステートバッファ回路 - Google Patents
スリーステートバッファ回路Info
- Publication number
- JPH0661835A JPH0661835A JP4209893A JP20989392A JPH0661835A JP H0661835 A JPH0661835 A JP H0661835A JP 4209893 A JP4209893 A JP 4209893A JP 20989392 A JP20989392 A JP 20989392A JP H0661835 A JPH0661835 A JP H0661835A
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Abstract
(57)【要約】
【目的】スリーステートバッファ回路を用いた内部バス
ラインを、ダイレクトにイニシャライズを行い、バスラ
インのフローティングを防止し、テストパターンを簡略
化すること。 【構成】内部信号ａ，ｃとコントロール信号ｂ，ｄとを
持つスリーステートバッファ１，１′のコントロール信
号ｂ，ｄとは別のテスト信号を設け、２入力ＡＮＤゲー
ト２，２′の入力となし、前記２入力ＡＮＤゲート２，
２′の出力を前記スリーステートバッファ１，１′のコ
ントロール信号とし、前記テスト信号をゲート入力とす
るＰｃｈＭＯＳトランジスタ３を有し、そのドレインを
前記スリーステートバッファ１，１′の出力に接続す
る。
ラインを、ダイレクトにイニシャライズを行い、バスラ
インのフローティングを防止し、テストパターンを簡略
化すること。 【構成】内部信号ａ，ｃとコントロール信号ｂ，ｄとを
持つスリーステートバッファ１，１′のコントロール信
号ｂ，ｄとは別のテスト信号を設け、２入力ＡＮＤゲー
ト２，２′の入力となし、前記２入力ＡＮＤゲート２，
２′の出力を前記スリーステートバッファ１，１′のコ
ントロール信号とし、前記テスト信号をゲート入力とす
るＰｃｈＭＯＳトランジスタ３を有し、そのドレインを
前記スリーステートバッファ１，１′の出力に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明はスリーステートバッファ
回路に関し、特に半導体集積回路に搭載するスリーステ
ートバッファ回路に関する。
回路に関し、特に半導体集積回路に搭載するスリーステ
ートバッファ回路に関する。
【０００２】
【従来の技術】従来のスリーステートバッファ回路の一
例は、図３に示すように、入力信号ｋ，ｍとコントロー
ル信号ｌ，ｎとを有しており、使用する場合は次段のト
ランジスタがフローティングとならないように少なくと
も２個以上はスリーステートバッファ１１′，１１の出
力同士をショートさせ、必ずどちらかが常に信号を出す
ようにしている。
例は、図３に示すように、入力信号ｋ，ｍとコントロー
ル信号ｌ，ｎとを有しており、使用する場合は次段のト
ランジスタがフローティングとならないように少なくと
も２個以上はスリーステートバッファ１１′，１１の出
力同士をショートさせ、必ずどちらかが常に信号を出す
ようにしている。
【０００３】次に動作について説明する。入力信号ｋが
Ｈレベルでコントロール信号ｌがＨレベル，入力信号ｍ
がＬレベルでコントロール信号ｎがＬレベルの条件で
は、スリーステートバッファ１１はイネーブルとなって
おり、スリーステートバッファ１１′はディゼーブルと
なっている。したがって、出力信号としては、信号ｋ
を、スルーで伝達されて、得れらる。
Ｈレベルでコントロール信号ｌがＨレベル，入力信号ｍ
がＬレベルでコントロール信号ｎがＬレベルの条件で
は、スリーステートバッファ１１はイネーブルとなって
おり、スリーステートバッファ１１′はディゼーブルと
なっている。したがって、出力信号としては、信号ｋ
を、スルーで伝達されて、得れらる。
【０００４】また、従来例のもう１つの例として、図４
に示したように、スリーステートバッファ１２，１２′
とインバータ１３，１３′を有するスリーステート回路
があるが、次にこの動作について説明する。図４の動作
は、図３と全く同じであるが、バスラインのフローティ
ング防止のため、インバータ１３，１３′によるラッチ
回路を有している。内部信号ｏ，ｑ，コントロール信号
ｐ，ｒがある。
に示したように、スリーステートバッファ１２，１２′
とインバータ１３，１３′を有するスリーステート回路
があるが、次にこの動作について説明する。図４の動作
は、図３と全く同じであるが、バスラインのフローティ
ング防止のため、インバータ１３，１３′によるラッチ
回路を有している。内部信号ｏ，ｑ，コントロール信号
ｐ，ｒがある。
【０００５】次に、テスト方法を説明する。図３，図４
も同様であるが、半導体集積回路に搭載した場合、スリ
ーステートバッファ回路単一ではなく、少なくとも２個
以上の出力端子をショートさせたバス構成で使用され
る。この場合、コントロール端子は出力端子のレベルが
Ｈレベル，Ｌレベルとショートしないようにコントロー
ルしたり、出力端子のレベルがすべてハイインピーダン
ス状態になり、バスラインがフローティングしないよう
にコントロールする必要がある。
も同様であるが、半導体集積回路に搭載した場合、スリ
ーステートバッファ回路単一ではなく、少なくとも２個
以上の出力端子をショートさせたバス構成で使用され
る。この場合、コントロール端子は出力端子のレベルが
Ｈレベル，Ｌレベルとショートしないようにコントロー
ルしたり、出力端子のレベルがすべてハイインピーダン
ス状態になり、バスラインがフローティングしないよう
にコントロールする必要がある。
【０００６】実際には、スリーステートバッファ回路が
搭載された半導体集積回路（以下ＬＳＩと称す）をＬＳ
Ｉテスタでテストする場合、前述したコントロール端子
は入力端子からの制御により設定されるが、スリーステ
ートバッファ回路の本数が多くなる場合や、コントロー
ル端子が他の搭載回路から影響される場合等は、その制
御がきわめて複雑になる。
搭載された半導体集積回路（以下ＬＳＩと称す）をＬＳ
Ｉテスタでテストする場合、前述したコントロール端子
は入力端子からの制御により設定されるが、スリーステ
ートバッファ回路の本数が多くなる場合や、コントロー
ル端子が他の搭載回路から影響される場合等は、その制
御がきわめて複雑になる。
【０００７】また、ＬＳＩの基本特性である電源電圧測
定（以下ＩＤＤ測定と称す）の場合もコントロール端子
を制御し、バスフローティングやバスファイトが生じな
いようにする必要がある。
定（以下ＩＤＤ測定と称す）の場合もコントロール端子
を制御し、バスフローティングやバスファイトが生じな
いようにする必要がある。
【０００８】更に、他の回路の入力信号の設定も制御し
てＩＤＤの流れない入力状態設定をする必要があるが、
その制御がきわめて複雑である。
てＩＤＤの流れない入力状態設定をする必要があるが、
その制御がきわめて複雑である。
【０００９】
【発明が解決しようとする課題】このような従来のスリ
ーステートバッファ回路では、前述したように、内部バ
ス構成として使用するため、スリーステートバッファ回
路の本数が増加するに従ってコントロール信号も増加す
る。
ーステートバッファ回路では、前述したように、内部バ
ス構成として使用するため、スリーステートバッファ回
路の本数が増加するに従ってコントロール信号も増加す
る。
【００１０】またコントロール信号に順序回路が接続さ
れた場合には、バスラインをイニシャライズするための
テストパターンが膨大な長さになり、かつ複雑になると
いう問題点があった。
れた場合には、バスラインをイニシャライズするための
テストパターンが膨大な長さになり、かつ複雑になると
いう問題点があった。
【００１１】特に図４に示したスリーステートバッファ
１２，１２′では、ゲートフローティング防止には有効
であるが、負荷となるラッチ回路があるため、スリース
テートバッファ回路のスピードを遅くするという問題点
があった。
１２，１２′では、ゲートフローティング防止には有効
であるが、負荷となるラッチ回路があるため、スリース
テートバッファ回路のスピードを遅くするという問題点
があった。
【００１２】本発明の目的は、前記問題点を解決し、制
御が簡単で、スピードも低下しないようにしたスリース
テートバッファ回路を提供することにある。
御が簡単で、スピードも低下しないようにしたスリース
テートバッファ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のスリーステート
バッファ回路の構成は、少なくとも１個のスリーステー
トバッファを有し、前記スリーステートバッファを制御
する信号を出力するＡＮＤ又はＮＡＮＤゲートを設け、
前記ＡＮＤ又はＮＡＮＤゲートの第１の入力となるテス
ト信号が印加される端子を設け、前記ＡＮＤ又はＮＡＮ
Ｄゲートの第２の入力としてコントロール信号が印加さ
れ、前記テスト信号がゲートに入力されるトランジスタ
を設け、前記トランジスタのドレイン又はソースを前記
スリーステートバッファの出力に接続したことを特徴と
する。
バッファ回路の構成は、少なくとも１個のスリーステー
トバッファを有し、前記スリーステートバッファを制御
する信号を出力するＡＮＤ又はＮＡＮＤゲートを設け、
前記ＡＮＤ又はＮＡＮＤゲートの第１の入力となるテス
ト信号が印加される端子を設け、前記ＡＮＤ又はＮＡＮ
Ｄゲートの第２の入力としてコントロール信号が印加さ
れ、前記テスト信号がゲートに入力されるトランジスタ
を設け、前記トランジスタのドレイン又はソースを前記
スリーステートバッファの出力に接続したことを特徴と
する。
【００１４】
【実施例】図１は本発明の第１の実施例のスリーステー
トバッファ回路をバス構成して表わした回路図である。
トバッファ回路をバス構成して表わした回路図である。
【００１５】図１において、本実施例によると、テスト
信号を入力するテスト端子ｅを１つと、スリーステート
バッファ（以下スリーステートと略す）１，１′と、２
入力ＡＮＤゲート２，２′と、スリーステート１，１′
の出力端子に接続したＰｃｈＭＯＳトランジスタ３とを
含み、構成されている。
信号を入力するテスト端子ｅを１つと、スリーステート
バッファ（以下スリーステートと略す）１，１′と、２
入力ＡＮＤゲート２，２′と、スリーステート１，１′
の出力端子に接続したＰｃｈＭＯＳトランジスタ３とを
含み、構成されている。
【００１６】さらに、テスト端子ｅとＰｃｈＭＯＳトラ
ンジスタ３のゲートとの間には、入力バッファ４，イン
バータ５とがあり、入力信号としては、内部信号ａ，
ｃ，コントロール信号ｂ，ｄとがある。
ンジスタ３のゲートとの間には、入力バッファ４，イン
バータ５とがあり、入力信号としては、内部信号ａ，
ｃ，コントロール信号ｂ，ｄとがある。
【００１７】そして、この内部バスは、テスト端子ｅに
Ｈレベルが入力される時に、２入力ＡＮＤゲート２，
２′の出力をＬレベルに設定し、スリーステート１，
１′の出力をＨｚ状態とする。
Ｈレベルが入力される時に、２入力ＡＮＤゲート２，
２′の出力をＬレベルに設定し、スリーステート１，
１′の出力をＨｚ状態とする。
【００１８】また、テスト端子ｅから入力された入力信
号は、入力バッファ４，インバータ５を経て、ＰｃｈＭ
ＯＳトランジスタ３のゲートに伝達され、スリーステー
ト１，１′がＨｚ状態にあると同時に、ＰｃｈＭＯＳト
ランジスタ３はＯＮすることになる。
号は、入力バッファ４，インバータ５を経て、ＰｃｈＭ
ＯＳトランジスタ３のゲートに伝達され、スリーステー
ト１，１′がＨｚ状態にあると同時に、ＰｃｈＭＯＳト
ランジスタ３はＯＮすることになる。
【００１９】従って、バスラインは、Ｈレベルに固定す
ることができる。これは、入力信号ａ，ｃ，コントロー
ル信号ｂ，ｄがいかなる値を持っていてもテスト端子ｅ
にＨレベルを入力することにより、強制的にスリーステ
ート１，１′の出力をＨｚ状態にすることが出来、更に
ＰｃｈＭＯＳトランジスタ３によりバスラインをフロー
ティングさせることなく、強制的にＨクランプすること
ができる。
ることができる。これは、入力信号ａ，ｃ，コントロー
ル信号ｂ，ｄがいかなる値を持っていてもテスト端子ｅ
にＨレベルを入力することにより、強制的にスリーステ
ート１，１′の出力をＨｚ状態にすることが出来、更に
ＰｃｈＭＯＳトランジスタ３によりバスラインをフロー
ティングさせることなく、強制的にＨクランプすること
ができる。
【００２０】即ち、本実施例のスリーステートバッファ
回路は、入力信号とコントロール信号を持つスリーステ
ートバッファ回路のコントロール信号と別のテスト信号
を設け、２入力ＡＮＤ回路の入力となし、前記２入力Ａ
ＮＤ回路の出力を前記スリーステートバッファ回路のコ
ントロール信号とし、前記テスト信号をゲート入力とす
るＰｃｈＭＯＳトランジスタを設け、そのドレインを前
記スリーステートバッファ回路に接続したことを特徴と
する。
回路は、入力信号とコントロール信号を持つスリーステ
ートバッファ回路のコントロール信号と別のテスト信号
を設け、２入力ＡＮＤ回路の入力となし、前記２入力Ａ
ＮＤ回路の出力を前記スリーステートバッファ回路のコ
ントロール信号とし、前記テスト信号をゲート入力とす
るＰｃｈＭＯＳトランジスタを設け、そのドレインを前
記スリーステートバッファ回路に接続したことを特徴と
する。
【００２１】図２は本発明の第２の実施例の回路図であ
る。図２において、本実施例は、スリーステート６，
６′をＬアクティブに変更し、テスト端子ｊからの信号
を、図１の２入力ＡＮＤゲート２，２′から２入力ＮＡ
ＮＤゲート７，７′に変換した回路である。
る。図２において、本実施例は、スリーステート６，
６′をＬアクティブに変更し、テスト端子ｊからの信号
を、図１の２入力ＡＮＤゲート２，２′から２入力ＮＡ
ＮＤゲート７，７′に変換した回路である。
【００２２】さらに、入力バッファ９，インバータ１
０，ＰｃｈＭＯＳトランジスタ８があり、ローアクティ
ブのスリーステートバッファ６，６′等に直接又は間接
的に入力される内部信号ｆ，ｈ，コントロール信号ｇ，
ｉがある。こういった回路であっても、１本のテスト端
子ｊにより、強制的にスリーステート６，６′の出力を
Ｈｚ状態に決めることができ、またＰｃｈＭＯＳトラン
ジスタ８でバスラインをＨクランプすることができる。
また、ＰｃｈＭＯＳトランジスタ８をＮｃｈＭＯＳトラ
ンジスタに変更しても、論理変換さえ行えば、同様の効
果を得ることができる。
０，ＰｃｈＭＯＳトランジスタ８があり、ローアクティ
ブのスリーステートバッファ６，６′等に直接又は間接
的に入力される内部信号ｆ，ｈ，コントロール信号ｇ，
ｉがある。こういった回路であっても、１本のテスト端
子ｊにより、強制的にスリーステート６，６′の出力を
Ｈｚ状態に決めることができ、またＰｃｈＭＯＳトラン
ジスタ８でバスラインをＨクランプすることができる。
また、ＰｃｈＭＯＳトランジスタ８をＮｃｈＭＯＳトラ
ンジスタに変更しても、論理変換さえ行えば、同様の効
果を得ることができる。
【００２３】
【発明の効果】以上説明したように、本発明は、テスト
端子を用いることにより、容易に入力信号やコントロー
ル信号等がいかなるレベルであっても、強制的にスリー
ステートバッファの出力をＨｚ状態に決めるとともに、
Ｈクランプすることができるため、コントロール信号に
順序回路が接続していたとしても、バスラインをダイレ
クトにイニシャライズすることができ、またバスライン
にフローティング防止用ラッチ回路を必要としないた
め、従来と同等のスピードを維持することができるとい
う効果が得られる。
端子を用いることにより、容易に入力信号やコントロー
ル信号等がいかなるレベルであっても、強制的にスリー
ステートバッファの出力をＨｚ状態に決めるとともに、
Ｈクランプすることができるため、コントロール信号に
順序回路が接続していたとしても、バスラインをダイレ
クトにイニシャライズすることができ、またバスライン
にフローティング防止用ラッチ回路を必要としないた
め、従来と同等のスピードを維持することができるとい
う効果が得られる。
【図１】本発明の第１の実施例のスリーステートバッフ
ァ回路を示す回路図である。
ァ回路を示す回路図である。
【図２】本発明の第２の実施例のスリーステートバッフ
ァ回路を示す回路図である。
ァ回路を示す回路図である。
【図３】従来の一例のスリーステートバッファ回路を示
す回路図である。
す回路図である。
【図４】従来の他例のスリーステートバッファ回路を示
す回路図である。
す回路図である。
１，１′，１１，１１′，１２，１２′ スリーステ
ートバッファ ２，２′ ２入力ＡＮＤゲート ３，８ ＰｃｈＭＯＳトランジスタ ４，９ 入力バッファ ５，１０ インバータ ６ スリーステートバッファ（ローアクティブ） ７，７′ ２入力ＮＡＮＤゲート ａ，ｃ，ｆ，ｈ，ｋ，ｍ，ｏ，ｑ 入力信号 ｂ，ｄ，ｇ，ｉ，ｌ，ｐ コントロール信号 ｅ，ｊ テスト端子
ートバッファ ２，２′ ２入力ＡＮＤゲート ３，８ ＰｃｈＭＯＳトランジスタ ４，９ 入力バッファ ５，１０ インバータ ６ スリーステートバッファ（ローアクティブ） ７，７′ ２入力ＮＡＮＤゲート ａ，ｃ，ｆ，ｈ，ｋ，ｍ，ｏ，ｑ 入力信号 ｂ，ｄ，ｇ，ｉ，ｌ，ｐ コントロール信号 ｅ，ｊ テスト端子
Claims (2)
- 【請求項１】 少なくとも１個のスリーステートバッフ
ァを有し、前記スリーステートバッファを制御する信号
を出力するＡＮＤ又はＮＡＮＤゲートを設け、前記ＡＮ
Ｄ又はＮＡＮＤゲートの第１の入力となるテスト信号が
印加される端子を設け、前記ＡＮＤ又はＮＡＮＤゲート
の第２の入力としてコントロール信号が印加され、前記
テスト信号がゲートに入力されるトランジスタを設け、
前記トランジスタのドレイン又はソースを前記スリース
テートバッファの出力に接続したことを特徴とするスリ
ーステートバッファ回路。 - 【請求項２】 複数のスリーステートバッファがある場
合には、これらスリーステートバッファの出力同士が互
いに接続され、各バッファごとに前記ＡＮＤ又はＮＡＮ
Ｄゲートが設けられる請求項１に記載のスリーステート
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209893A JPH0661835A (ja) | 1992-08-06 | 1992-08-06 | スリーステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209893A JPH0661835A (ja) | 1992-08-06 | 1992-08-06 | スリーステートバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661835A true JPH0661835A (ja) | 1994-03-04 |
Family
ID=16580396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209893A Pending JPH0661835A (ja) | 1992-08-06 | 1992-08-06 | スリーステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661835A (ja) |
-
1992
- 1992-08-06 JP JP4209893A patent/JPH0661835A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990622 |