JPH0661822A - スイッチングトランジスタ駆動回路 - Google Patents
スイッチングトランジスタ駆動回路Info
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- JPH0661822A JPH0661822A JP20989992A JP20989992A JPH0661822A JP H0661822 A JPH0661822 A JP H0661822A JP 20989992 A JP20989992 A JP 20989992A JP 20989992 A JP20989992 A JP 20989992A JP H0661822 A JPH0661822 A JP H0661822A
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- collector
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Abstract
(57)【要約】
【目的】スイッチングトランジスタ８をプッシュプル回
路で駆動する場合に、ショットキバリアダイオードを使
用せずに、出力端子７のアンダーシュートによる誤動作
を防止する。 【構成】トランジスタ１のエミッタをトランジスタ２の
コレクタに接続し、トランジスタ２，コレクタを出力端
子７とし、この出力端子７をスイッチングトランジスタ
８に接続し、トランジスタ１とトランジスタ２とを交互
に動作させることにより、前記スイッチングトランジス
タ８を駆動するプッシュプル回路において、ＩＣ内に２
個のＮＰＮトランジスタ３，４と定電流源９とを設ける
ことにより、出力端子７のアンダーシュートによる誤動
作を防止する。
路で駆動する場合に、ショットキバリアダイオードを使
用せずに、出力端子７のアンダーシュートによる誤動作
を防止する。 【構成】トランジスタ１のエミッタをトランジスタ２の
コレクタに接続し、トランジスタ２，コレクタを出力端
子７とし、この出力端子７をスイッチングトランジスタ
８に接続し、トランジスタ１とトランジスタ２とを交互
に動作させることにより、前記スイッチングトランジス
タ８を駆動するプッシュプル回路において、ＩＣ内に２
個のＮＰＮトランジスタ３，４と定電流源９とを設ける
ことにより、出力端子７のアンダーシュートによる誤動
作を防止する。
Description
【０００１】
【産業上の利用分野】本発明はプッシュプル回路による
スイッチングトランジスタ駆動回路に関し、特に出力端
子電圧が接地電圧以下の状態となり、寄生トランジスタ
が発生して誤動作することを防止すす回路に関する。
スイッチングトランジスタ駆動回路に関し、特に出力端
子電圧が接地電圧以下の状態となり、寄生トランジスタ
が発生して誤動作することを防止すす回路に関する。
【０００２】
【従来の技術】従来のトランジスタのスイッチング駆動
を目的としたプッシュプル回路は、図３の様に、トラン
ジスタ１のコレクタを電源ＶＣＣに接続し、そのエミッ
タをスイッチング素子８に接続し、トランジスタ２のコ
レクタをトランジスタ１のエミッタに接続し、トランジ
スタ２のエミッタを接地する回路となっていた。
を目的としたプッシュプル回路は、図３の様に、トラン
ジスタ１のコレクタを電源ＶＣＣに接続し、そのエミッ
タをスイッチング素子８に接続し、トランジスタ２のコ
レクタをトランジスタ１のエミッタに接続し、トランジ
スタ２のエミッタを接地する回路となっていた。
【０００３】ここで、トランジスタ１，２のベースに
は、それぞれ図６の信号１，信号２が印加される。
は、それぞれ図６の信号１，信号２が印加される。
【０００４】次に動作について説明する。トランジスタ
１がＯＮし、トランジスタ２がＯＦＦしている時に、出
力（Ｖｏｕｔ）端子７の状態は、図４に示すＨｉｇｈ
（ＶＣＣ）レベルで、トランジスタ１がＯＦＦし、トラ
ンジスタ２がＯＮしている時、出力端子７の状態は図４
に示すＬｏｗ（ＧＮＤ）レベルとなる。
１がＯＮし、トランジスタ２がＯＦＦしている時に、出
力（Ｖｏｕｔ）端子７の状態は、図４に示すＨｉｇｈ
（ＶＣＣ）レベルで、トランジスタ１がＯＦＦし、トラ
ンジスタ２がＯＮしている時、出力端子７の状態は図４
に示すＬｏｗ（ＧＮＤ）レベルとなる。
【０００５】しかし、実際には出力端子７に布線による
インダクタンス（Ｌ）成分がある為、図５に示すよう
に、出力電位がＧＮＤ電位より低くなるアンダーシュー
トＷ現象が起こる。これをアンダーシュートといい半導
体集積回路内で、コレクタ（エピタキシャル領域）がサ
ブストレートより低くなる状態となり、寄生トランジス
タを動作させてしまう。この寄生トランジスタが動作す
ると、誤動作を起こす原因となる。
インダクタンス（Ｌ）成分がある為、図５に示すよう
に、出力電位がＧＮＤ電位より低くなるアンダーシュー
トＷ現象が起こる。これをアンダーシュートといい半導
体集積回路内で、コレクタ（エピタキシャル領域）がサ
ブストレートより低くなる状態となり、寄生トランジス
タを動作させてしまう。この寄生トランジスタが動作す
ると、誤動作を起こす原因となる。
【０００６】そこで、図３に示すようなショットキバリ
アダイオード１０のアノード側をＧＮＤに接続し、カソ
ード側を出力端子７に接続する。ショットキバリアダイ
オード１０のＶＦ＝約０．４Ｖなので、ショットキバリ
アダイオード１０は、〔Ｖｏｕｔ−０．４Ｖ〕で導通
し、それ以上電位は下がらない。このようにして、出力
端子７の電位が下がるのを防止していた。この電位では
半導体集積回路内の誤動作は起こらない。
アダイオード１０のアノード側をＧＮＤに接続し、カソ
ード側を出力端子７に接続する。ショットキバリアダイ
オード１０のＶＦ＝約０．４Ｖなので、ショットキバリ
アダイオード１０は、〔Ｖｏｕｔ−０．４Ｖ〕で導通
し、それ以上電位は下がらない。このようにして、出力
端子７の電位が下がるのを防止していた。この電位では
半導体集積回路内の誤動作は起こらない。
【０００７】
【発明が解決しようとする課題】この図３の従来のプッ
シュプル回路、通常、半導体集積回路で構成することが
多く、前述の様に出力端子７のアンダーシュートによる
誤動作を防止する目的で、ショットキバリアダイオード
１０を使用していたが、部品点数が増えるため、コスト
が高くなるという問題点があった。
シュプル回路、通常、半導体集積回路で構成することが
多く、前述の様に出力端子７のアンダーシュートによる
誤動作を防止する目的で、ショットキバリアダイオード
１０を使用していたが、部品点数が増えるため、コスト
が高くなるという問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、部
品点数を増加させず、コストが高くならずに、アッダー
シュート現象による誤動作を防止したスイッチングトラ
ンジスタ駆動回路を提供することにある。
品点数を増加させず、コストが高くならずに、アッダー
シュート現象による誤動作を防止したスイッチングトラ
ンジスタ駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の第１の構成は、
第１，第２の電源端の間に接続されたプッシュプル回路
の出力端子でスイッチング素子を駆動するスイッチング
トランジスタ駆動回路において、コレクタとベースとを
共通接続し、かつエミッタを前記第２の電源端に接続し
た第１のトランジスタと、前記第１のトランジスタのコ
レクタ・ベース接続点と前記第１の電源端との間に接続
された定電流源と、コレクタを前記第１の電源端にベー
スを前記第１のトランジスタのコレクタ・ベースの接続
点にそれぞれ接続し、かつエミッタを前記プッシュプル
回路の出力端子に接続し、かつ前記第１のトランジスタ
と同一伝導型の第２のトランジスタとを備えたクランプ
回路を設けたことを特徴とする。
第１，第２の電源端の間に接続されたプッシュプル回路
の出力端子でスイッチング素子を駆動するスイッチング
トランジスタ駆動回路において、コレクタとベースとを
共通接続し、かつエミッタを前記第２の電源端に接続し
た第１のトランジスタと、前記第１のトランジスタのコ
レクタ・ベース接続点と前記第１の電源端との間に接続
された定電流源と、コレクタを前記第１の電源端にベー
スを前記第１のトランジスタのコレクタ・ベースの接続
点にそれぞれ接続し、かつエミッタを前記プッシュプル
回路の出力端子に接続し、かつ前記第１のトランジスタ
と同一伝導型の第２のトランジスタとを備えたクランプ
回路を設けたことを特徴とする。
【００１０】本発明の第２の構成は、コレクタとベース
とを共通接続した第１のトランジスタと、前記第１のト
ランジスタのコレクタ・ベース接続点と第１の電源端と
の間に接続された定電流源と、前記第１のトランジスタ
のエミッタと第２の電源端との間に、コレクタ・ベース
を共通接続した１個又は複数個のトランジスタの直列体
と、コレクタを別の電源端に接続しかつベースを前記第
１のトランジスタのコレクタ・ベース接続点に接続した
第２のトランジスタと、前記第２のトランジスタのエミ
ッタと前記プッシュプル回路の出力端子との間に、前記
１個又は複数個のトランジスタの直列体と、同個数で、
かつ同一伝導型で、かつ同一接続である１個又は複数の
トランジスタとを備えたクロック回路を設けたことを特
徴とする。
とを共通接続した第１のトランジスタと、前記第１のト
ランジスタのコレクタ・ベース接続点と第１の電源端と
の間に接続された定電流源と、前記第１のトランジスタ
のエミッタと第２の電源端との間に、コレクタ・ベース
を共通接続した１個又は複数個のトランジスタの直列体
と、コレクタを別の電源端に接続しかつベースを前記第
１のトランジスタのコレクタ・ベース接続点に接続した
第２のトランジスタと、前記第２のトランジスタのエミ
ッタと前記プッシュプル回路の出力端子との間に、前記
１個又は複数個のトランジスタの直列体と、同個数で、
かつ同一伝導型で、かつ同一接続である１個又は複数の
トランジスタとを備えたクロック回路を設けたことを特
徴とする。
【００１１】
【実施例】図１は本発明の第１の実施例のスイッチング
トランジスタ駆動回路を示す回路図である。図１におい
て、本実施例のスイッチングトランジスタ駆動回路は、
電源の両端（ＶＣＣ−接地）に接続されたプッシュプル
回路の出力（Ｖｏｕｔ）端子７でスイッチング素子８を
駆動するスイッチングトランジスタ駆動回路において、
コレクタとベースを共通接続し、エミッタを電源の他端
に接続した第１のトランジスタ４と、第１のトランジス
タ４のコレクタ・ベース接続点と電源の一端との間に接
続された定電流源９と、コレクタを電源の一端，ベース
を前記第１のトランジスタ４のコレクタ・ベースの接続
点に接続しエミッタを前記プッシュプル回路の出力端子
７に接続した前記第１のトランジスタ４と同一伝導型の
第２のトランジスタ３とで構成されるクランプ回路を有
することを特徴とする。
トランジスタ駆動回路を示す回路図である。図１におい
て、本実施例のスイッチングトランジスタ駆動回路は、
電源の両端（ＶＣＣ−接地）に接続されたプッシュプル
回路の出力（Ｖｏｕｔ）端子７でスイッチング素子８を
駆動するスイッチングトランジスタ駆動回路において、
コレクタとベースを共通接続し、エミッタを電源の他端
に接続した第１のトランジスタ４と、第１のトランジス
タ４のコレクタ・ベース接続点と電源の一端との間に接
続された定電流源９と、コレクタを電源の一端，ベース
を前記第１のトランジスタ４のコレクタ・ベースの接続
点に接続しエミッタを前記プッシュプル回路の出力端子
７に接続した前記第１のトランジスタ４と同一伝導型の
第２のトランジスタ３とで構成されるクランプ回路を有
することを特徴とする。
【００１２】プッシュプル回路は、トランジスタ１のコ
レクタを電源に、トランジスタ１のエミッタをトランジ
スタ２のコレクタに接続し、トランジスタ２のエミッタ
は接地し、トランジスタ１のベースとトランジスタ２の
ベースには、トランジスタをＯＮできる信号とトランジ
スタをＯＦＦできる信号（図６）が交互に入力する回路
が接続し、トランジスタ２のコレクタを出力端子７と
し、この出力端子７は外部スイッチング素子８に接続
し、電源から定電流源９を接続し、トランジスタ４のコ
レクタとベースを定電流源に、トランジスタ４のエミッ
タをＧＮＤに接続し、トランジスタ３のコレクタを電源
にトランジスタ３のベースを定電流源とトランジスタ４
のコレクタの交点に接続し、トランジスタ３のエミッタ
を前記出力端子７に接続する構成である。
レクタを電源に、トランジスタ１のエミッタをトランジ
スタ２のコレクタに接続し、トランジスタ２のエミッタ
は接地し、トランジスタ１のベースとトランジスタ２の
ベースには、トランジスタをＯＮできる信号とトランジ
スタをＯＦＦできる信号（図６）が交互に入力する回路
が接続し、トランジスタ２のコレクタを出力端子７と
し、この出力端子７は外部スイッチング素子８に接続
し、電源から定電流源９を接続し、トランジスタ４のコ
レクタとベースを定電流源に、トランジスタ４のエミッ
タをＧＮＤに接続し、トランジスタ３のコレクタを電源
にトランジスタ３のベースを定電流源とトランジスタ４
のコレクタの交点に接続し、トランジスタ３のエミッタ
を前記出力端子７に接続する構成である。
【００１３】今、トランジスタ１がＯＮした時、トラン
ジスタ２はＯＦＦし、出力Ｖｏｕｔに電流が流れ出し、
Ｖｏｕｔは図４に示すＨｉｇｈ（電源電圧の電位）の状
態となる。また、トランジスタ１がＯＦＦした時、トラ
ンジスタ２はＯＮし、電流がＶｏｕｔからトランジスタ
２に流れ出し、Ｖｏｕｔは図４に示すＬｏｗ（ＧＮＤ）
の状態となる。
ジスタ２はＯＦＦし、出力Ｖｏｕｔに電流が流れ出し、
Ｖｏｕｔは図４に示すＨｉｇｈ（電源電圧の電位）の状
態となる。また、トランジスタ１がＯＦＦした時、トラ
ンジスタ２はＯＮし、電流がＶｏｕｔからトランジスタ
２に流れ出し、Ｖｏｕｔは図４に示すＬｏｗ（ＧＮＤ）
の状態となる。
【００１４】ＶｏｕｔがＨｉｇｈからＬｏｗの状態にな
る時、図５に示す様に、出力端の布線のＬ成分のため、
一瞬だけ電圧が負に振れること（アンダーシュート）が
あると、半導体集積回路内に寄生トランジスタが発生
し、半導体集積回路が誤動作することがある。
る時、図５に示す様に、出力端の布線のＬ成分のため、
一瞬だけ電圧が負に振れること（アンダーシュート）が
あると、半導体集積回路内に寄生トランジスタが発生
し、半導体集積回路が誤動作することがある。
【００１５】そこで、トランジスタ１がＯＦＦし、トラ
ンジスタ２がＯＮして、出力端子７がＬｏｗの状態にな
った時、定電流源９とトランジスタ４とにより、トラン
ジスタ３はＯＮする。このとき、出力端子７の電圧Ｖｏ
ｕｔは、次式できまる。
ンジスタ２がＯＮして、出力端子７がＬｏｗの状態にな
った時、定電流源９とトランジスタ４とにより、トラン
ジスタ３はＯＮする。このとき、出力端子７の電圧Ｖｏ
ｕｔは、次式できまる。
【００１６】Ｖｏｕｔ＝ＶＢＥ４−ＶＢＥ３ 但し、ＶＢＥ４：トランジスタ４のベース・エミッタ間
順方向電圧，ＶＢＥ３：トランジスタ３のベース・エミ
ッタ間順方向電圧。
順方向電圧，ＶＢＥ３：トランジスタ３のベース・エミ
ッタ間順方向電圧。
【００１７】ＶＢＥ３＝ＶＢＥ４≒０．７Ｖとなるの
で、Ｖｏｕｔは０Ｖとなり、それ以下に下がることはな
い。
で、Ｖｏｕｔは０Ｖとなり、それ以下に下がることはな
い。
【００１８】図２は本発明の第２の実施例のスイッチン
グトランジスタ駆動回路を示す回路図である。図２にお
いて、プッシュプル回路は、トランジスタ１のコレクタ
を電源に、トランジスタ１のエミッタをトランジスタ２
のコレクタに接続し、トランジスタ２のエミッタは接地
し、トランジスタ１のベースとトランジスタ２のベース
には、トランジスタをＯＮできる信号とトランジスタを
ＯＦＦできる信号（図６）が交互に入力する回路が接続
し、トランジスタ２のコレクタを出力端子７としてい
る。この出力端子７は、外部スイッチング素子７に接続
し、電源から定電流源９を接続し、ＮＰＮトランジスタ
４のコレクタとベースを定電流源９に、ＮＰＮトランジ
スタ４のエミッタをＰＮＰトランジスタ５のエミッタに
接続し、ＰＮＰトランジスタ５のコレクタとベースは接
地する。更に、ＮＰＮトランジスタ３のコレクタを電源
に、ＮＰＮトランジスタ３のベースを定電流源９とトラ
ンジスタ４のコレクタとの交点に接続し、ＮＰＮトラン
ジスタ３のエミッタをＰＮＰトランジスタ６のエミッタ
に接続し、ＰＮＰトランジスタ６のベースとコレクタと
を前記出力端子７に接続する構成である。
グトランジスタ駆動回路を示す回路図である。図２にお
いて、プッシュプル回路は、トランジスタ１のコレクタ
を電源に、トランジスタ１のエミッタをトランジスタ２
のコレクタに接続し、トランジスタ２のエミッタは接地
し、トランジスタ１のベースとトランジスタ２のベース
には、トランジスタをＯＮできる信号とトランジスタを
ＯＦＦできる信号（図６）が交互に入力する回路が接続
し、トランジスタ２のコレクタを出力端子７としてい
る。この出力端子７は、外部スイッチング素子７に接続
し、電源から定電流源９を接続し、ＮＰＮトランジスタ
４のコレクタとベースを定電流源９に、ＮＰＮトランジ
スタ４のエミッタをＰＮＰトランジスタ５のエミッタに
接続し、ＰＮＰトランジスタ５のコレクタとベースは接
地する。更に、ＮＰＮトランジスタ３のコレクタを電源
に、ＮＰＮトランジスタ３のベースを定電流源９とトラ
ンジスタ４のコレクタとの交点に接続し、ＮＰＮトラン
ジスタ３のエミッタをＰＮＰトランジスタ６のエミッタ
に接続し、ＰＮＰトランジスタ６のベースとコレクタと
を前記出力端子７に接続する構成である。
【００１９】前記第１の実施例の動作では、電源電圧が
高くＶｏｕｔの電圧が高くなりすぎると、ＮＰＮトラン
ジスタ３のＥＢ逆耐圧が低い為、ＮＰＮトランジスタ３
のエミッタ・ベース間がブレーク・ダウンし、同トラン
ジスタが劣化又は破壊することがある。そこで、図２の
本実施例では、ＥＢ逆耐圧がＮＰＮトランジスタより高
いＰＮＰトランジスタを加えることにより、電源電圧が
高い時でも、トランジスタ３等のＥＢ間に逆耐圧が印加
され、ブレーク・ダウンを起こし、破壊するこなく、安
定したアンダーシュートの防止ができる。
高くＶｏｕｔの電圧が高くなりすぎると、ＮＰＮトラン
ジスタ３のＥＢ逆耐圧が低い為、ＮＰＮトランジスタ３
のエミッタ・ベース間がブレーク・ダウンし、同トラン
ジスタが劣化又は破壊することがある。そこで、図２の
本実施例では、ＥＢ逆耐圧がＮＰＮトランジスタより高
いＰＮＰトランジスタを加えることにより、電源電圧が
高い時でも、トランジスタ３等のＥＢ間に逆耐圧が印加
され、ブレーク・ダウンを起こし、破壊するこなく、安
定したアンダーシュートの防止ができる。
【００２０】
【発明の効果】以上説明したように、本発明は、半導体
集積回路内にＮＰＮトランジスタを少なくとも２個と定
電流源とで構成されるクランプ回路を設けることによ
り、出力端子のアンダーシュートによる誤動作が防止で
きるので、従来のショットキバリアダイオードを使用し
なくてよく、部品点数が増加することがなく十分にコス
トダウンできるという効果を有する。
集積回路内にＮＰＮトランジスタを少なくとも２個と定
電流源とで構成されるクランプ回路を設けることによ
り、出力端子のアンダーシュートによる誤動作が防止で
きるので、従来のショットキバリアダイオードを使用し
なくてよく、部品点数が増加することがなく十分にコス
トダウンできるという効果を有する。
【図１】本発明の第１の実施例のスイッチングトランジ
スタ駆動回路を示す回路図である。
スタ駆動回路を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来のスイッチングトランジスタ駆動回路を示
す回路図である。
す回路図である。
【図４】図１の回路の動作を示す出力波形図である。
【図５】誤動作防止策をしない時の状態を示す出力波形
図である。
図である。
【図６】プッシュプル回路の一対の入力波形図である。
【符号の説明】 １，２，３，４ ＮＰＮトランジスタ ５，６ ＰＮＰトランジスタ ７ 出力端子（Ｖｏｕｔ） ８ スイッチング素子 ９ 定電流源 １０ ショットキバリアダイオード Ｗ アンダーシュート
Claims (2)
- 【請求項１】 第１，第２の電源端の間に接続されたプ
ッシュプル回路の出力端子でスイッチング素子を駆動す
るスイッチングトランジスタ駆動回路において、コレク
タとベースとを共通接続し、かつエミッタを前記第２の
電源端に接続した第１のトランジスタと、前記第１のト
ランジスタのコレクタ・ベース接続点と前記第１の電源
端との間に接続された定電流源と、コレクタを前記第１
の電源端にベースを前記第１のトランジスタのコレクタ
・ベースの接続点にそれぞれ接続し、かつエミッタを前
記プッシュプル回路の出力端子に接続し、かつ前記第１
のトランジスタと同一伝導型の第２のトランジスタとを
備えたクランプ回路を設けたことを特徴とするスイッチ
ングトランジスタ駆動回路。 - 【請求項２】 コレクタとベースとを共通接続した第１
のトランジスタと、前記第１のトランジスタのコレクタ
・ベース接続点と第１の電源端との間に接続された定電
流源と、前記第１のトランジスタのエミッタと第２の電
源端との間に、コレクタ・ベースを共通接続した１個又
は複数個のトランジスタの直列体と、コレクタを別の電
源端に接続しかつベースを前記第１のトランジスタのコ
レクタ・ベース接続点に接続した第２のトランジスタ
と、前記第２のトランジスタのエミッタと前記プッシュ
プル回路の出力端子との間に、前記１個又は複数個のト
ランジスタの直列体と、同個数で、かつ同一伝導型で、
かつ同一接続である１個又は複数のトランジスタとを備
えたクロック回路を設けたことを特徴とするスイッチン
グトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989992A JPH0661822A (ja) | 1992-08-06 | 1992-08-06 | スイッチングトランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989992A JPH0661822A (ja) | 1992-08-06 | 1992-08-06 | スイッチングトランジスタ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661822A true JPH0661822A (ja) | 1994-03-04 |
Family
ID=16580492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989992A Pending JPH0661822A (ja) | 1992-08-06 | 1992-08-06 | スイッチングトランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661822A (ja) |
-
1992
- 1992-08-06 JP JP20989992A patent/JPH0661822A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981117 |