JPH0661154B2 - Ｐｃｍ信号記録装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＣＭ信号の記録装置に係り、特に回転ヘッド
を用いたテープレコーダに好適なＰＣＭ記録装置に関す
る。

〔従来の技術〕

従来の装置は、特開昭58-188314号に記載のように、異
るサンプリング周波数でサンプリングされたＰＣＭ信号
に対して、同一の容量を持つＲＡＭを用いて、同一のフ
ォーマットでテープ上に記録するものであった。

〔発明が解決しようとする問題点〕

上記従来装置は、異るサンプリング周波数でサンプリン
グされたＰＣＭ信号を記録する際に生じるＲＡＭの空き
エリアをクリアするため、専用のＲＡＭクリア回路を持
ち、回路規模が増大する問題があった。

本発明の目的は、ＲＡＭクリア回路の回路規模を減少
し、かつ短時間でクリア動作を行うことのできるＰＣＭ
信号記録装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、記録状態に加えて記録準備状態を設け、上
記記録準備状態において、ＲＡＭへの入力データをリセ
ットするリセット回路、ＲＡＭの上位アドレスを制御す
る上位アドレス生成回路及びＲＡＭに書き込み命令を送
る書き込み制御回路を設けることにより達成される。

〔作用〕

符号化回路で符号化を行うためにはＲＡＭ上の全ＰＣＭ
信号を読み出す必要があるので、符号化アドレス生成回
路は１トラックのデータにＰパリティ，Ｑパリティを生
成するのに２回全ＰＣＭ信号をアクセスするように動作
する。そこで記録準備状態において、リセット回路によ
りＲＡＭへの入力データをリセットし、書き込み制御回
路によりＲＡＭに書き込み命令を送れば、通常に符号化
アドレス生成回路を動作させることにより、全ＰＣＭ信
号のエリアをクリアすることができる。さらに上位アド
レス生成回路を用いて、Ｐパリティ生成時とＱパリティ
生成時で上位アドレスを切換えることにより、１トラッ
ク分のパリティ生成の動作で２トラック分のＰＣＭ信号
のエリアのクリアを行うことができ、わずかな回路で高
速のＲＡＭクリアが可能となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
は回転ヘッドＰＣＭレコーダのブロック図である。同図
において、200はアナログ信号をＰＣＭ信号に変換する
Ａ／Ｄ変換器、201はＰＣＭ信号をアナログ信号に変換
するＤ／Ａ変換器、220は回転シリンダ、221は磁気テー
プ、222,223はヘッド、209は記録アンプ、データストロ
ーブ等から成る記録再生回路、208は変復調回路、207は
データを一時記憶する記憶回路である256Kbitの容量を
持つＲＡＭ、205は記録時はパリティ生成、再生時は誤
り訂正を行う符号化回路、206はＲＡＭ207への入力デー
タをリセットするリセット回路、204は符号化回路205で
検出された誤りの数を数えるエラーカウンタ、203は磁
気テープ上の再生エリア単位でのエラー数を比較するエ
ラー数比較回路、202は符号化回路205で訂正不能とされ
たデータに補間または前値保持を施す補間回路、219は
ＲＡＭ207に書き込み命令を送る書き込み制御回路、218
はＲＡＭ207のアドレス上位３ビットを制御する上位ア
ドレス生成回路、211は符号化回路205でパリティ生成、
誤り訂正を行うためのＲＡＭ207の下位アドレスの制御
を行う符号化アドレス生成回路、212はＡ／Ｄ変換器200
よりの入力及び補間回路202への出力を行う際のＲＡＭ2
07の下位アドレスを制御するＰＣＭデータアドレス生成
回路、213は変復調回路208へのデータ入出力を行う際の
ＲＡＭ207の下位アドレスを制御する記録再生データア
ドレス生成回路214はサブコードをＲＡＭ207よりアクセ
スする際のアドレス制御を行うサブコードアドレス生成
回路、215は211〜214等の動作タイミングを制御するタ
イミング生成回路、210はＲＡＭ207の下位アドレスを選
択する下位アドレス選択回路、216は水晶発振器、217は
外部クロックの有無を検出するクロック検出回路であ
る。また、231はオーディオ信号入力端子、232はオーデ
ィオ信号出力端子、225は同期選択入力端子、226は同期
信号入力端子、227は外部クロック入力端子、224はサブ
コードアクセス命令入力端子、230はサブコード入出力
端子、233はサブコードの特定データのφを検出するφ
検出回路、228は記録準備命令入力端子、229はエリア選
択命令入力端子である。

まず第１図を用いて回転ヘッドＰＣＭレコーダの動作に
ついて説明する。

記録時は、オーディオ信号入力端子231よりアナログの
オーディオ信号が入力され、Ａ／Ｄ変換器200によりＰ
ＣＭ信号に変換される。変換されたＰＣＭ信号は、ＰＣ
Ｍデータアドレス生成回路により制御されるアドレスで
ＲＡＭ207に記憶される。次に符号化アドレス生成回路2
11により制御されたアドレスでＲＡＭ207よりデータが
読み出され、符号化回路205でパリティガ生成され、Ｒ
ＡＭ207に書さ込まれる。その後記録再生データアドレ
ス生成回路213の制御に従ってＲＡＭ207よりデータが読
み出され、変復調回路208で変調を施し、記録再生回路2
09で増幅され、ヘッド222,223により磁気テープ221に記
録される。

再生時は、磁気テープ221上の信号をヘッド222,223によ
り再生し、記録再生回路209で再生信号の波形等化及び
波形整形等を行い、変復調回路208で復調が施され、記
録再生データアドレス生成回路213の制御に従ってＲＡ
Ｍ207に記憶される。次に符号化アドレス生成回路211の
制御に従ってＲＡＭ207よりデータが読み出され、符号
化回路205で復号が行われ、ＲＡＭ207上のデータの誤り
を訂正する。その後ＰＣＭデータアドレス生成回路212
の制御に従ってＲＡＭ207よりデータを読み出し、補間
回路202に入力され、符号化回路205で訂正不能とされた
データに補間または前値保持を施し、Ｄ／Ａ変換器201
でアナログ信号に変換され、オーディオ出力端子232よ
り出力される。

第２図は、ＲＡＭ207に記憶される１トラック分のデー
タの配列を示したものである。図中の座標は下位アドレ
ス17であり、16進表示で示してある。回転ヘッドＰＣＭ
レコーダの磁気テープ221上の１トラックには、36バイ
トで１ブロック構成されたものが128ブロック記録され
ている。この36バイトのデータの内、ＰＣＭデータ、Ｐ
パリティ及びＱパリティの32バイトがＲＡＭ207に記憶
される。ここで、Ｐパリティは内符号（Ｃ１符号と呼
ぶ）、Ｑパリティは外符号（Ｃ２符号と呼ぶ）に関する
誤り訂正用パリティである。20はＰＣＭデータを記録す
るＰＣＭエリア、21はＰパリティを記録するＰエリア、
22はＱパリティを記録するＱエリアである。１トラック
のデータ量は、 32＊128＝４Ｋバイト（32Ｋビット） （＊は乗算を示す。） となり、ＲＡＭ207として256Ｋビットの容量を持つもの
を用いると、８トラック分のデータを記憶することがで
き、上位アドレス16により８つの面を規定する。８トラ
ックにわたるＲＡＭ207のタイミングチャートを第３
図，第４図に示す。第３図は記録時、第４図は再生時の
もので、どちらの図でも、破線は回転ヘッドが180°回
転する時間ごとに記してある。第３図の30はテープ記録
信号15を磁気テープ221に記録するタイミング、第４図
の39はテープ再生信号14を再生してＲＡＭ207に記憶す
るタイミングである。また31〜38は、それぞれ８つの上
位アドレス16に対応する面の動作タイミングであり、Ｗ
はＲＡＭ207への書き込み(Write)、ＲはＲＡＭ207から
の読み出し(Read)を表わしている。また第３図のＥ１(4
0)はＰパリティ生成であるＣ１符号化、Ｅ２(41)はＱパ
リティ生成であるＣ２符号化を、または第４図のＤ１(4
2)はＰパリティを用いた誤り訂正であるＣ１復号、Ｄ２
(43)はＱパリティを用いた誤り訂正であるＣ２復号のタ
イミングを示す。８はＥ２(41)またはＤ２(43)の区間で
あることを示す信号である。

第３図におけるＷ12ではＰＣＭデータアドレス生成回路
212、Ｅ１(40)及びＥ２(41)では符号化アドレス生成回
路211、Ｒ１５では記録再生データアドレス生成回路213
により、また第４図におけるＷ14では記録再生データア
ドレス生成回路213、Ｄ１(42)及びＤ２(43)では符号化
回路211、Ｒ13ではＰＣＭデータアドレス生成回路212に
よりＲＡＭ207の下位アドレスが生成され、それぞれの
タイミングでどの面をアクセスするかは、上位アドレス
生成回路218で生成される上位アドレスにより決定され
る。

Ｅ１(40)では、第２図において縦方向に一つおきにデー
タが読み出され、Ｐエリア21にＰパリティが書き込まれ
る。この操作をＰＣＭエリア20の全ての縦の列について
行うので、ＰＣＭエリア20に含まれる全データが読み出
されることになる。

Ｅ２(41)では、横方向に連続してデータが読み出され、
Ｑエリア22にＱパリティが書き込まれる。この場合も全
ての横の列について行うので、やはりＰＣＭエリア20の
全データに対してアクセスが行われる。

以上述べた様に、１トラックのデータに符号化を行う
際、ＰＣＭエリアの全てのデータが２回読み出す必要が
ある。

ところで、ＰＣＭエリア20の容量は一面あたり、 56＊13＊４＝2912バイト であるが、実際に必要なデータ数は、サンプリング周波
数をＳとすると、回転ヘッドが180°回転する時間は1
5msecであり、１オーディオデータは２バイトで、左右
２チャンネル必要などの、 ｓ＊0.015(s)＊２（バイト）＊２（チャンネル） ＝ｓ＊0.06 となる。

一方、回転ヘッドＰＣＭレコーダでは、ｓとして、48
KHz,44.1KHz,32KHzの３種類に対応しており、それぞれ
のデータ量は、2880バイト，2646バイト，1920バイトと
なり、ＰＣＭエリア20にはｓに応じて異る量の空きエ
リアが生じることになる。回転ヘッドＰＣＭレコーダの
規格では、この空きエリアのデータをφデータとしてテ
ープ上に記録する必要があるので、記録時はＲＡＭ207
の空きエリアのデータをφデータにクリアする必要があ
る。

第１図の装置はこのＲＡＭ207のクリアを、記録準備状
態で行うものである。この記録準備状態では、装置全体
としては記録状態として動作するが、変復調回路208を
制御して磁気テープ221への記録を行わない、ＲＡＭの
クリアを行う等の点で記録状態とは異るモードである。

記録準備状態では、記録準備命令10が記録準備命令入力
端子228より入力され、書き込み制御回路219より書き込
み命令11が、またリセット回路206よりリセットされた
データがＲＡＭ207に入力される。符号化アドレス生成
回路211は記録状態と同様にＣ１符号化40及びＣ２符号
化41を行っており、全ＰＣＭエリア20をアクセスしてい
るので、ＰＣＭエリアのすべてのデータをクリアするこ
とができる。さらにＣ１符号化40とＣ２符号化41はそれ
ぞれ単独でＰＣＭエリア20の全データをアクセスするの
で、上位アドレス生成回路218で上位アドレス16を切換
えることにより１トラック分の符号処理の時間に２トラ
ック分のＲＡＭクリアが可能となる。従って４トラック
でＲＡＭ１の全てのＰＣＭエリア20のクリアが行える。

以上述べたように、記録準備状態において、Ｃ１符号化
及びＣ２符号化の動作を利用することにより、わずかな
回路追加のみでＲＡＭ207のクリアを高速で行うことが
できる。もしＣ１符号化40及びＣ２符号化41ではなく、
ＰＣＭ入力信号12またはテープ記録信号14のアドレス制
御を利用すると全てのクリアに８トラックも要するの
で、符号化処理を利用した方が高速となる。

第５図は上位アトレス生成回路218の一例を示したもの
であり、７はタイミング生成回路215より送られるトラ
ックタイミング信号の入力端子、１はトラックタイミン
グより、第３図または第４図に示したタイミングを生成
する上位アドレス選択回路、２はＥ−ＯＲ、３はＡＮ
Ｄ、４，５，６は上位アドレス16を出力する上位アドレ
ス出力端子であり、４が最上位ビット、６が最下位ビッ
トである。

この回路は、記録準備命令入力端子228より入力される
記録準備命令10がハイレベルの時、第３図Ｅ２(41)の区
間（８がハイレベルの時）で上位アドレス選択回路１の
最上位ビットを反転させて出力するものである。

第５図の回路を用いた時のクリアタイミングを第６図に
示す。同図は、上位アドレス16を３ビットで０〜７と表
わした時、アドレス０と31、アドレス１と32、……アド
レス７と38と対応づけた時のもので、斜線を施してある
部分がクリアタイミングである。

第６図から４トラックの時間でＰＣＭエリア20の全デー
タがクリアされていることがわかる。

第７図は本発明の他の実施例であり、第１図の回転ヘッ
ドＰＣＭレコーダに、記録準備命令伸張回路234を加え
たものである。

記録準備状態の開始と同時にサンプリング周波数が変化
する様な場合、水晶発振器216等の動作が立ち上がるま
でタイミング生成回路215の動作が不完全となる危険性
が有るので、記録準備状態開始直後にクリアされる面
は、クリアが不完全である場合が生じる。第７図の装置
は、入力された記録準備命令10より１トラック分引き延
ばした時間でＲＡＭ207のクリアを行い、記録準備状態
開始直後にクリアされる部分を再びクリアするものであ
る。この場合磁気テープ221への記録は伸張しない記録
準備命令10をそのまま用いるので、記録準備状態開始よ
り５トラック目から記録を行うことが可能である。

第８図に記録準備伸張回路234と上位アドレス生成回路2
18の具体例を示す。

同図において41はラッチ回路、42はＯＲ、43,44はＥ−
ＯＲ、47はクロック入力端子である。上位アドレス16の
切換は、最上位ビット、最下位ビットの２ビットを反転
させている。この場合のクリアタイミングを第９図に示
す。同中において、クリアが行われる場所には斜線を施
してある。記録準備状態の最初の１トラック間でクリア
される50及び51は、３トラック後にそれぞれ53及び52で
クリアされるので、クロック立ち上がり時の動作不良に
よるクリアの不完全性の問題は無くなる。

磁気テープ221への記録はＲ(2A)56から行われるが、Ｒ
(2A)56，Ｒ(2B)57はクリアされたデータが、またＲ(3A)
58以降は55以降で入力されたＰＣＭ信号が記録される。

なお、第８図の上位アドレス生成回路218において、最
下位ビットも反転しているのは、第９図38の区間54は入
力サブコードデータの記録に使用されるため、区間54で
クリアされるのを防ぐためである。

以上の様に、第７図の装置を使えば、ＲＡＭ207を４ト
ラック(60msec)で完全にクリアすることができ、記録準
備状態を解除する１トラック(15msec)前に入力されたＰ
ＣＤ信号からのテープ記録が可能となる。

第10図は、リセット回路206の具体例を示した回路例で
あり、60はインバータ、61〜68はＡＮＤ、18はリセット
回路入力信号、19はリセット回路出力信号であり、１ワ
ートが８ビットで構成されているときのものである。

記録準備命令10がローレベル（記録準備状態ではない）
の時は、インバータ60の出力がハイレベルとなり、リセ
ット回路入力信号18がそのままＡＮＤ61〜68を通り、リ
セット回路出力信号19となる。また記録準備命令10がハ
イレベル（記路準備状態である）の時は、インバータ60
の出力がローレベルとなり、リセット回路出力信号19は
すべてローレベルとなる。

第11図は、リセット回路206の他の回路例であり、69は
リセット付ラッチ回路、70は符号化動作、復号動作を行
う誤り訂正回路である。これは、符号化回路205の出力
部にデータ保持用のラッチ回路が存在する時に有効であ
り、リセット付ラッチ回路69がこのデータ保持用のラッ
チ回路に相当する。つまり、符号化回路205のデータ保
持用ラッチ回路を、記録準備命令10によりリセットをか
けることによりクリアを行うもので、特別な専用回路を
設ける必要が無くなる。

なお、第１図（第７図）において、エラー数比較回路20
3は、早送り再生や巻き戻し再生時に、エラーレートの
良い部分の音のみを再生するためのもの、クロック検出
回路217は、外部クロック動作時に外部クロックが停止
した場合、装置全体が止まるのを防ぐために水晶発振器
216を動作させるためのもの、φ検出回路233は、入力さ
れたサブコードの中で正しいもののみをＲＡＭ207に書
き込むためのものである。

なお、本実施例はＲＡＭとして256Ｋビットのものを用
いているが、64Ｋ，128Ｋ，512Ｋ等のＲＡＭを用いても
同様に実施できる。

〔発明の効果〕

本発明によれば、回転ヘッドＰＣＭレコーダにおいて、
記録を行う際のＲＡＭのクリアをわずかな回路で、高速
に行うことが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はＲＡ
Ｍマップ図面、第３図及び第４図はＲＡＭタイミングチ
ャート図、第５図は上位アドレス生成回路の回路図、第
６図はＲＡＭのクリアタイミングチャート図、第７図は
本発明の他の実施例のブロック図、第８図は上位アドレ
ス生成回路の回路図、第９図はＲＡＭのクリアタイミン
グチャート図、第10図及び第11図はリセット回路の回路
図である。 205…符号化回路 206…リセット回路 207…ＲＡＭ 211…符号復号アドレス生成回路 218…上位アドレス生成回路 219…書き込み制御回路 228…記録準備命令入力端子 10…記録準備命令 11…書き込み命令

Claims (1)

【特許請求の範囲】
1. 【請求項１】回転ヘッドを用いて磁気テープにＰＣＭ信
   号を記録するＰＣＭ信号記録装置において、記録状態の
   他に記録準備状態を有し、記録時にＡ／Ｄ変換器より入
   力されたＰＣＭ信号を一時記憶する記憶回路と、この記
   憶回路に記憶されたＰＣＭ入力信号に誤り訂正用のパリ
   ティを付加する符号化回路と、この符号化回路でパリテ
   ィ付加を行うために上記記憶回路のアドレスを制御する
   符号化アドレス生成回路と、上記記録準備状態において
   上記記憶回路のアドレスを切換える上位アドレス生成回
   路と、上記記録準備状態において上記記憶回路への入力
   データをリセットするリセット回路と、上記記録準備状
   態において上記記憶回路に書き込み命令を送る書き込み
   制御回路を備え、上記符号化アドレス生成回路によって
   生成されるアドレスにより上記記憶回路のクリアを行う
   ことを特徴とするＰＣＭ信号記録装置。