JPH0661111B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ処理装置に関し、特に、非同期で読出
される２つのデータの間におけるデータ流量の均衡を図
るようなデータ処理装置に関する。

［従来の技術］ 有限の資源（処理部，バッファなどのデータを収容でき
る機構を資源と称する）をもつシステムにおいて、実行
の対象となるプログラムが非同期で動作している状態で
は、或る状況で各処理部に対するデータの待合せが非同
期に変動することがある。この場合、バッファをもつシ
ステムでも、瞬間的にはその変動を吸収することができ
ず、溢れが生じる可能性がある。

第４図は従来のデータ伝送装置のハード構成を示すブロ
ック図であり、第５図は従来のデータ伝送装置における
データの流れを示すフロー図である。

次に、第４図および第５図を参照して、非同期でデータ
が処理されるデータ処理装置について説明する。処理内
容読出回路１は処理（プロセス）の内容を読出すもので
あって、読出した処理データを待合せ回路２に与える。
待合せ回路２は、演算回路３が２つの入力、たとえば加
算や乗算のようにオペランドデータを要する２つの演算
データが与えられて初めて演算を行なうために、２つの
入力が揃うまで待合せるものである。待合せ回路２で待
合された２つの入力は演算回路３に与えられ、所定の演
算が実行される。演算回路３は演算した結果を処理内容
読出回路１に与える。

第４図に示したようなデータ処理装置によって、第５図
に示したフロー図に基づくプロセス１ないし５を実行す
る動作について説明する。第５図に示したフロー図は、
非同期な処理プロセス１ないし５が直列に並んでいて、
各プロセスとともに、２入力１出力の処理で、入力が２
つとも揃わない限り処理が開始されないものとする。ま
た、プロセス５の右入力のみがプロセス１の入力と同じ
タイミングでデータを受入れるものとする。この場合、
処理内容読出回路１から順次プロセス１ないし５が読出
されると、プロセス５の右入力のみが左入力の到着する
までの期間、第４図に示した待合せ回路２によってまた
されることになる。このために、第４図に示した待合せ
回路２に、プロセス５の右入力が溜まっていく。各プロ
セス１ないし５はすべて非同期で動作するために、待合
せ回路２に溜まるデータの量も変動するが、この第５図
に示した例では、明らかに待合せデータが増加してい
き、やがて待合せ回路２で溢れが生じる。

［発明が解決しようとする問題点］ 上述のような非同期のデータ処理装置において、待合せ
データによる溢れを防止する対策の１つとして、充分な
量のバッファを待合せ回路２で確保することが考えられ
る。しかし、通常の状態では、バッファ段数の増加は、
そのままシステムの入力から出力までの時間（応答時
間）を増大させ、即応性に対する性能を低下させる。逆
に、応答時間を短くするためにバッファ段数を減じれ
ば、当然に処理の変動を吸収する柔軟性に欠けた装置に
なってしまう。

それゆえに、この発明の主たる目的は、有限な資源下
で、非同期なプログラムを実行する際に、システムの即
応性を低下させることなく、バッファ段数を増加させた
のと同様の効果でデータの溢れを回避できるようなデー
タ処理装置を提供することである。

［問題点を解決するための手段］ この発明はそれぞれが非同期で出力されかつ滞留しない
第１の演算のためのデータおよび滞留し溢れの生じるお
それがある第２の演算のためのデータが揃ったことに応
じて演算処理するデータ処理装置であって、予め定める
プログラムの処理に従って、第１および第２のデータを
順次読出すためのデータ読出手段と、第１のデータが読
出されたことに応じてトリガ信号を出力する待合せ手段
と、読出された第２のデータとそれを識別する識別子を
読出された順に記憶する記憶手段と、待合せ手段からト
リガ信号が出力されたことに応じて、記憶手段に記憶さ
れている各識別子とトリガ信号との一致を判別し、一致
した識別子に対応する第２のデータを記憶手段から出力
するデータ一致判別手段と、データ一致判別手段から出
力された第２のデータとデータ読出手段から読出された
第１のデータとに基づいて演算処理を行なう演算処理手
段とを備えて構成される。

［作用］ この発明のデータ処理装置は、データ読出手段から第１
および第２のデータを順次読出し、読出された第２のデ
ータとそれを識別する識別子を読出された順に記憶して
待機させ、第１のデータが読出されたことに応じてトリ
ガ信号を出力し、そのトリガ信号と記憶手段に記憶され
ている各識別子との一致を判別し、一致した識別子に対
応する第２のデータを出力し、出力された第２のデータ
と読出手段から読出された第１のデータとに基づいて演
算処理を行なうようにしたので、データの溢れを回避す
ることができる。

［発明の実施例］ 第１図はこの発明の一実施例のハード構成を示すブロッ
ク図であり、第２図は第１図に示したデータ待機回路の
具体的なブロック図である。

まず、第１図および第２図を参照して、この発明の一実
施例の構成について説明する。処理内容読出回路１０は
前述の第４図に示したものとほぼ同じものが用いられる
が、加算や乗算のために、加算されるデータと加算する
データまたは被乗数データと乗数データのうち、待合せ
回路２０で長時間滞留しないデータを第１のデータと称
し、待合せを行なうために待合せ回路２０で溢れの生じ
るおそれのあるデータを第２のデータと称する。これら
の第１および第２のデータのうち第１のデータを待合せ
回路２０に与え、第２のデータをデータ待機回路３０に
与える。待合せ回路２０はデータ待機回路３０に待機さ
せた第２のデータとともに演算されるべき予め定めるプ
ロセスの第１のデータが待合せ回路２０に入力される
と、トリガ信号をデータ待機回路３０に与える。データ
待機回路３０は第２図に示すように、複数のレジスタ３
０１ないし３０６と一致回路３１１ないし３１６とを含
む。

レジスタ３０１ないし３０６は、処理内容読出回路１０
から読出された第２のデータを読出し順に記憶するもの
である。なお、レジスタ３０１ないし３０６はデータと
ともに、それぞれのデータを識別する識別子となるタグ
も同時に記憶する。一致回路３１１ないし３１６はレジ
スタ３０１ないし３０６のそれぞれに対応して設けられ
ていて、待合せ回路２０から予め定めるプロセスにおけ
る第１のデータの種別を示すトリガ信号が入力される
と、レジスタ３０１ないし３０６にそれぞれ記憶されて
いるタグとの一致を判別する。そして、一致したとき、
対応するレジスタからデータを読出して演算回路４０に
与える。演算回路４０は待合せ回路２０から出力される
第１のデータとデータ待機回路３０から出力される第２
のデータとともに予め定めるプロセスの演算を行なう。

第３図はこの発明の一実施例におけるデータの流れを示
すフロー図である。

次に、第１図ないし第３図を参照して、この発明の一実
施例の具体的な動作について説明する。

まず、処理内容読出回路１０は、予めたとえば第３図に
示すようなプログラムの状態を記憶しており、プロセス
１を実行するための第１および第２のデータを読出す。
これらのデータはともに揃っており、待合せする必要は
ないので、待合せ回路２０を素通りし、演算回路４０に
与えられる。演算回路４０は与えられた第１および第２
のデータに基づいて、プロセス１を実行する。

一方、プロセス５を実行するための第２のデータが読出
されると、その第２のデータはデータ待機回路３０のレ
ジスタ３０１にストアされる。演算回路４０によってプ
ロセス１が実行された後の第１および第２のデータは再
び処理内容読出回路１０に与えられる。処理内容読出回
路１０は２つのデータが揃っているため、待合せ回路２
０で待合せることなく、直ちに演算回路４０に与える。
そして、演算回路４０はプロセス２を実行する。

この動作を繰り返し、プロセス１ないしプロセス４を実
行する。プロセス４の実行を終了すると、処理内容読出
回路１０は、予め記憶しているプログラムの状態によ
り、次にプロセス５の処理がありかつデータ待機命令の
あることを知り、プロセス４の処理結果を待合せ回路２
０に与える。

一方、待合せ回路２０はプロセス４が実行したことを示
すトリガ信号をデータ待機回路３０に与える。データ待
機回路３０の一致回路３１１はそのトリガ信号とレジス
タ３０１ないし３０６にストアされているタグとの一致
を判別する。そして、一致したタグに対応するデータを
読出して演算回路４０に与える。演算回路４０は待合せ
回路２０から与えられる第１のデータとデータ待機回路
３０から与えられる第２のデータとに基づいて、プロセ
ス５を実行する。

上述のごとく、この発明の一実施例によれば、長期にわ
たって待機されるデータをデータ待機回路３０で待機さ
せるようにしたので、動作上の効率を上げることができ
る。すなわち、従来例では、データ待機回路３０を設け
ていないため、第３図に示した例のようにプロセス１〜
４が終了するまで、データ待合せ回路内の１つのデータ
エリアがプロセス５の第２のデータにより占有されてし
まい、大きな無駄が生じてデータの溢れが生じる可能性
があるが、この発明の一実施例ではそのような状態を解
消できる。

［発明の効果］ 以上のように、この発明によれば、待機すべきデータが
読出されたとき、そのデータを識別する識別子とともに
順次記憶し、実行すべきタイミングになったときに、必
要なデータが記憶手段に記憶されているか否かを判別
し、そのデータが記憶されていれば読出して２つのデー
タによって演算処理を行なうようにしたので、実効的に
システム内のバッファ段数を増加できる。しかも、バッ
ファを１箇所に集中させず、別途に装置を設けたことに
より負荷の分散を図ることができるので装置内の溢れを
回避させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のハード構成を示すブロッ
ク図である。第２図は第１図に示したデータ待機回路の
具体的なブロック図である。第３図はこの発明の一実施
例におけるデータの流れを示すフロー図である。第４図
は従来のデータ伝送装置のハード構成を示すブロック図
である。第５図は従来のデータ伝送装置におけるデータ
の流れを示すフロー図である。 図において、１０は処理内容読出回路、２０は待合せ回
路、３０はデータ待機回路、４０は演算回路、３０１な
いし３０６はレジスタ、３１１ないし３１６は一致回路
を示す。

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Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれが非同期で出力されかつ滞留しな
   い第１の演算のためのデータおよび滞留し溢れの生じる
   おそれがある第２の演算のためのデータが揃ったことに
   応じて演算処理するデータ処理装置であって、 予め定めるプログラムの処理に従って、前記第１および
   第２のデータを順次読出すためのデータ読出手段、 前記データ読出手段から第１のデータが読出されたこと
   に応じてトリガ信号を出力する待合せ手段、 前記データ読出手段から読出された第２のデータとそれ
   を識別する識別子を読出された順に記憶する記憶手段、 前記待合せ手段からトリガ信号が出力されたことに応じ
   て、前記記憶手段に記憶されている各識別子と前記トリ
   ガ信号との一致を判別し、一致した識別子に対応する第
   ２のデータを前記記憶手段から出力するデータ一致判別
   手段、および 前記データ一致判別手段から出力された第２のデータと
   前記データ読出手段から読出された第１のデータとに基
   づいて、演算処理を行なう演算処理手段を備えた、デー
   タ処理装置。