JPS62226224A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS62226224A JPS62226224A JP61070208A JP7020886A JPS62226224A JP S62226224 A JPS62226224 A JP S62226224A JP 61070208 A JP61070208 A JP 61070208A JP 7020886 A JP7020886 A JP 7020886A JP S62226224 A JPS62226224 A JP S62226224A
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- Japan
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- circuit
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- 230000004044 response Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 21
- 230000008569 process Effects 0.000 abstract description 21
- 239000000872 buffer Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデータ処理装置に関し、特に、非同期で読出
される２つのデータの間におけるデータ流量の均衡を図
るようなデータ処理装置に関する。
される２つのデータの間におけるデータ流量の均衡を図
るようなデータ処理装置に関する。
［従来の技術］
有限の資源（処理部、バッファなどのデータを収容でき
る機構を資源と称する）をもつシステムにおいて、実行
の対象となるプログラムが非同期で動作している状態で
は、成る状況で各処理部に対するデータの待合せが非同
期に変動することがある。この場合、バッファをもつシ
ステムでも、瞬間的にはその変動を吸収することができ
ず、溢れが生じる可能性がある。
る機構を資源と称する）をもつシステムにおいて、実行
の対象となるプログラムが非同期で動作している状態で
は、成る状況で各処理部に対するデータの待合せが非同
期に変動することがある。この場合、バッファをもつシ
ステムでも、瞬間的にはその変動を吸収することができ
ず、溢れが生じる可能性がある。
第４図は従来のデータ伝送装置のハード構成を示すブロ
ック図であり、第５図は従来のデータ伝送装置における
データの流れを示すフロー図である。
ック図であり、第５図は従来のデータ伝送装置における
データの流れを示すフロー図である。
次に、第４図および第５図を参照して、非同期でデータ
が処理されるデータ処理装置について説明する。処理内
容読出回路１は処理（プロセス）の内容を読出すもので
あって、読出した処理データを待合せ回路２に与える。
が処理されるデータ処理装置について説明する。処理内
容読出回路１は処理（プロセス）の内容を読出すもので
あって、読出した処理データを待合せ回路２に与える。
待合せ回路２は、演算回路３が２つの入力が与えられて
初めて演算を行なうために、２つの入力が揃うまで待合
せるものである。待合せ回路２で待合された２つの入力
は演算回路３に与えられ、所定の演算が実行される。演
算回路３は演算した結果を処理内容読出回路１に与える
。
初めて演算を行なうために、２つの入力が揃うまで待合
せるものである。待合せ回路２で待合された２つの入力
は演算回路３に与えられ、所定の演算が実行される。演
算回路３は演算した結果を処理内容読出回路１に与える
。
第４図に示したようなデータ処理装置によって、第５図
に示したフロー図に基づくプロセスエないし５を実行す
る動作について説明する。第５図に示したフロー図は、
非同期な処理プロセスエないし５が直列に並んでいて、
各プロセスともに、２人力１出力の処理で、入力が２つ
とも揃わない限り処理が開始されないものとする。また
、プロセス５の右入力のみがプロセス１の入力と同じタ
イミングでデータを受入れるものとする。この場合、処
理内容読出口路１から順次プロセスエないし５が読出さ
れると、プロセス５の右入力のみが左入力の到着するま
での期間、第４図に示した待合せ回路２によってまたさ
れることになる。このために、第４図に示した待合せ回
路２に、プロセス５の右入力が溜まっていく。各プロセ
ス１ないし５はすべて非同期で動作するために、待合せ
回路２に溜まるデータの量も変動するが、この第５図に
示した例では、明らかに待合せデータが増加していき、
やがて待合せ回路２で溢れが生じる。
に示したフロー図に基づくプロセスエないし５を実行す
る動作について説明する。第５図に示したフロー図は、
非同期な処理プロセスエないし５が直列に並んでいて、
各プロセスともに、２人力１出力の処理で、入力が２つ
とも揃わない限り処理が開始されないものとする。また
、プロセス５の右入力のみがプロセス１の入力と同じタ
イミングでデータを受入れるものとする。この場合、処
理内容読出口路１から順次プロセスエないし５が読出さ
れると、プロセス５の右入力のみが左入力の到着するま
での期間、第４図に示した待合せ回路２によってまたさ
れることになる。このために、第４図に示した待合せ回
路２に、プロセス５の右入力が溜まっていく。各プロセ
ス１ないし５はすべて非同期で動作するために、待合せ
回路２に溜まるデータの量も変動するが、この第５図に
示した例では、明らかに待合せデータが増加していき、
やがて待合せ回路２で溢れが生じる。
［発明が解決しようとする問題点］
上述のような非同期のデータ処理装置において、待合せ
データによる溢れを防止する対策の１つとして、充分な
量のバッファを待合せ回路２で確保することが考えられ
る。しかし、通常の状態では、バッファ段数の増加は、
そのままシステムの入力から出力までの時間（応答時間
）を増大させ、即応性に対する性能を低下させる。逆に
、応答時間を短くするためにバッファ段数を減じれば、
当然に処理の変動を吸収する柔軟性に欠けた装置になっ
てしまう。
データによる溢れを防止する対策の１つとして、充分な
量のバッファを待合せ回路２で確保することが考えられ
る。しかし、通常の状態では、バッファ段数の増加は、
そのままシステムの入力から出力までの時間（応答時間
）を増大させ、即応性に対する性能を低下させる。逆に
、応答時間を短くするためにバッファ段数を減じれば、
当然に処理の変動を吸収する柔軟性に欠けた装置になっ
てしまう。
それゆえに、この発明の主たる目的は、有限な資源下で
、非同期なプログラムを実行する際に、禄く システムの即応性を低下させることが、バッファ段数を
増加させたのと同様の効果でデータの溢れを回避できる
ようなデータ処理装置を提供することである。
、非同期なプログラムを実行する際に、禄く システムの即応性を低下させることが、バッファ段数を
増加させたのと同様の効果でデータの溢れを回避できる
ようなデータ処理装置を提供することである。
［問題点を解決するための手段］
この発明は非同期で出力される第１および第２のデータ
が揃ったことに応じてｎ算処理するデータ処理装置であ
って、第１および第２のデータを順次読出すためのデー
タ続出手段と、読出された第１のデータとそれを識別す
る識別子を読出した順に記憶する記憶手段と、第２のデ
ータが読出されたことに応じて、記憶手段に記憶されて
いる各識別子と当該箱２のデータとの一致を判別し、一
致した識別子に対応する第１のデータを記憶手段から出
力するデータ一致判別手段と、データ一致判別手段から
出力された第１のデータとデータ読出手段から読出され
た第２のデータとに基づいて演算処理を行なう演力、処
理手段とから構成される。
が揃ったことに応じてｎ算処理するデータ処理装置であ
って、第１および第２のデータを順次読出すためのデー
タ続出手段と、読出された第１のデータとそれを識別す
る識別子を読出した順に記憶する記憶手段と、第２のデ
ータが読出されたことに応じて、記憶手段に記憶されて
いる各識別子と当該箱２のデータとの一致を判別し、一
致した識別子に対応する第１のデータを記憶手段から出
力するデータ一致判別手段と、データ一致判別手段から
出力された第１のデータとデータ読出手段から読出され
た第２のデータとに基づいて演算処理を行なう演力、処
理手段とから構成される。
［作用コ
この発明のデータ処理装置は、読出された第１のデータ
とそれを識別する識別子を読出された順に記憶して待機
させ、第２のデータが読出されたことに応じて、その第
２のデータに対応する第１のデータを記憶手段から出力
し、これら第１のデータと第２のデータとに基づいて演
算処理を行なうようにしたので、データの溢れを回避す
ることができる。
とそれを識別する識別子を読出された順に記憶して待機
させ、第２のデータが読出されたことに応じて、その第
２のデータに対応する第１のデータを記憶手段から出力
し、これら第１のデータと第２のデータとに基づいて演
算処理を行なうようにしたので、データの溢れを回避す
ることができる。
［発明の実施例］
第１図はこの発明の一実施例のハード構成を示すブロッ
ク図であり、第２図は第１図に示したデータ待機回路の
具体的なブロック図である。
ク図であり、第２図は第１図に示したデータ待機回路の
具体的なブロック図である。
まず、第１図および第２図を参照して、この発明の一実
施例の構成について説明する。処理内容読出口路１０は
前述の第４図に示したものとほぼ同じものが用いられる
が、第１および第２のデータのうち第１のデータを待合
せ回路２０に与え、第２のデータをデータ待機回路３０
に与える。待合せ回路２０はデータ待機回路３０に待機
させた第２のデータとともに演算されるべき予め定める
プロセスの第１のデータが待合せ回路２０に入力される
と、トリガ信号をデータ待機回路３０に与える。データ
待機回路３０は第２図に示すように、複数のレジスタ３
０１ないし３０６と一致回路３１１ないし３１６とを含
む。
施例の構成について説明する。処理内容読出口路１０は
前述の第４図に示したものとほぼ同じものが用いられる
が、第１および第２のデータのうち第１のデータを待合
せ回路２０に与え、第２のデータをデータ待機回路３０
に与える。待合せ回路２０はデータ待機回路３０に待機
させた第２のデータとともに演算されるべき予め定める
プロセスの第１のデータが待合せ回路２０に入力される
と、トリガ信号をデータ待機回路３０に与える。データ
待機回路３０は第２図に示すように、複数のレジスタ３
０１ないし３０６と一致回路３１１ないし３１６とを含
む。
レジスタ３０１ないし３０６は、処理内容読出回路１０
から読出された第２のデータを読出し順に記憶するもの
である。なお、レジスタ３０１ないし３０６はデータと
ともに、それぞれのデータを識別する識別子となるタグ
も同時に記憶する。
から読出された第２のデータを読出し順に記憶するもの
である。なお、レジスタ３０１ないし３０６はデータと
ともに、それぞれのデータを識別する識別子となるタグ
も同時に記憶する。
−数回路３１１ないし３１６はレジスタ３０１ないし３
０６のそれぞれに対応して設けられていて、待合せ回路
２０から予め定めるプロセスにおける第１のデータの種
別を示すトリガ信号が入力されると、レジスタ３０１な
いし３０６にそれぞれ記憶されているタグとの一致を判
別する。そして、一致したとき、対応するレジスタから
データを読出して演算回路４０に与える。演算回路４０
は待合せ回路２０から出力される第１のデータとデータ
待機回路３０から出力される第２のデータとともに予め
定めるプロセスの演算を行なう。
０６のそれぞれに対応して設けられていて、待合せ回路
２０から予め定めるプロセスにおける第１のデータの種
別を示すトリガ信号が入力されると、レジスタ３０１な
いし３０６にそれぞれ記憶されているタグとの一致を判
別する。そして、一致したとき、対応するレジスタから
データを読出して演算回路４０に与える。演算回路４０
は待合せ回路２０から出力される第１のデータとデータ
待機回路３０から出力される第２のデータとともに予め
定めるプロセスの演算を行なう。
第３図はこの発明の一実施例におけるデータの流れを示
すフロー図である。
すフロー図である。
次に、第１図ないし第３図を参照して、この発明の一実
施例の具体的な動作について説明する。
施例の具体的な動作について説明する。
まず、処理内容読出回路１０はプロセス１を実行するた
めの第１および第２のデータを読出す。これらのデータ
はともに揃っており、待合せする必要がないので、待合
せ回路２０を素通りし、演算回路４０に与えられる。演
算回路４０は与えられた第１および第２のデータに基づ
いて、プロセス１を実行する。
めの第１および第２のデータを読出す。これらのデータ
はともに揃っており、待合せする必要がないので、待合
せ回路２０を素通りし、演算回路４０に与えられる。演
算回路４０は与えられた第１および第２のデータに基づ
いて、プロセス１を実行する。
一方、プロセス５を実行するための第２のデータが読出
されると、その第２のデータはデータ待機回路３０のレ
ジスタ３０．１にストアされる。演算回路４０によって
プロセス１が実行された後の第１および第２のデータは
再び処理内容読出回路１０に与えられる。処理内容読出
口路１０は２つのデータが揃っているため、待合せ回路
２０で待合せることなく、直ちに演算回路４０に与える
。
されると、その第２のデータはデータ待機回路３０のレ
ジスタ３０．１にストアされる。演算回路４０によって
プロセス１が実行された後の第１および第２のデータは
再び処理内容読出回路１０に与えられる。処理内容読出
口路１０は２つのデータが揃っているため、待合せ回路
２０で待合せることなく、直ちに演算回路４０に与える
。
そして、演算回路４０はプロセス２を実行する。
この動作を繰返し、プロセス１ないしプロセス４を実行
する。プロセス４が実行され、演算後のデータが処理内
容読出回路１０を介して待合せ回路２０に与えられると
、待合せ回路２０はプロセス４が実効したことを示すト
リガ信号をデータ待機回路３０に与える。データ待機回
路３０の一致回路３１１はそのトリガ信号とレジスタ３
０１ないし３０６にストアされているタグとの一致を判
別する。そして、一致したタグに対応するデータを読出
して演算回路４０に与える。演算回路４０は待合せ回路
２０から与えられる第１のデータとデータ待機回路３０
から与えられる第２のデータとに基づいて、プロセス５
を実行する。
する。プロセス４が実行され、演算後のデータが処理内
容読出回路１０を介して待合せ回路２０に与えられると
、待合せ回路２０はプロセス４が実効したことを示すト
リガ信号をデータ待機回路３０に与える。データ待機回
路３０の一致回路３１１はそのトリガ信号とレジスタ３
０１ないし３０６にストアされているタグとの一致を判
別する。そして、一致したタグに対応するデータを読出
して演算回路４０に与える。演算回路４０は待合せ回路
２０から与えられる第１のデータとデータ待機回路３０
から与えられる第２のデータとに基づいて、プロセス５
を実行する。
［発明の効果］
以上のように、この発明によれば、待機すべきデータが
読出されたとき、そのデータを識別する識別子とともに
順次記憶し、実行すべきタイミングになったときに、必
要なデータが記憶手段に記憶されているか否かを判別し
、そのデータが記憶されていれば読出して２つのデータ
によって演算処理を行なうようにしたので、実効的にシ
ステム内のバッファ段数を増加できる。しかも、バッフ
ァを１箇所に集中させず、別途に装置を設けたことによ
り負荷の分散を図ることができるので装置内の溢れを回
避させることができる。
読出されたとき、そのデータを識別する識別子とともに
順次記憶し、実行すべきタイミングになったときに、必
要なデータが記憶手段に記憶されているか否かを判別し
、そのデータが記憶されていれば読出して２つのデータ
によって演算処理を行なうようにしたので、実効的にシ
ステム内のバッファ段数を増加できる。しかも、バッフ
ァを１箇所に集中させず、別途に装置を設けたことによ
り負荷の分散を図ることができるので装置内の溢れを回
避させることができる。
第１図はこの発明の一実施例のハード構成を示すブロッ
ク図である。第２図は第１図に示したデータ待機回路の
具体的なブロック図である。第３図はこの発明の一実施
例におけるデータの流れを示すフロー図である。第４図
は従来のデータ伝送装置のハード構成を示すブロック図
である。第５図は従来のデータ伝送装置におけるデータ
の流れを示すフロー図である。 図において、１０は処理内容読出回路、２０は待合せ回
路、３０はデータ待機回路、４０は演算回路、３０１な
いし３０６はレジスタ、３１１ないし３１６は一致回路
を示す。 第１図 第２図 、３０ ぃヵ 第３図 ゛九≠ 第孕図 第５図 ｔｈ７′７
ク図である。第２図は第１図に示したデータ待機回路の
具体的なブロック図である。第３図はこの発明の一実施
例におけるデータの流れを示すフロー図である。第４図
は従来のデータ伝送装置のハード構成を示すブロック図
である。第５図は従来のデータ伝送装置におけるデータ
の流れを示すフロー図である。 図において、１０は処理内容読出回路、２０は待合せ回
路、３０はデータ待機回路、４０は演算回路、３０１な
いし３０６はレジスタ、３１１ないし３１６は一致回路
を示す。 第１図 第２図 、３０ ぃヵ 第３図 ゛九≠ 第孕図 第５図 ｔｈ７′７
Claims (1)
- 【特許請求の範囲】 非同期で出力される第１および第２のデータが揃ったこ
とに応じて演算処理するデータ処理装置であって、 前記第１および第２のデータを順次読出すためのデータ
読出手段、 前記データ読出手段から読出された第１のデータとそれ
を識別する識別子を読出された順に記憶する記憶手段、 前記データ読出手段から第２のデータが読出されたこと
に応じて、前記記憶手段に記憶されている各識別子と当
該第２のデータとの一致を判別し、一致した識別子に対
応する第１のデータを前記記憶手段から出力するデータ
一致判別手段、および前記データ一致判別手段から出力
された第１のデータと前記データ読出手段から読出され
た第２のデータとに基づいて、演算処理を行なう演算処
理手段を備えた、データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070208A JPH0661111B2 (ja) | 1986-03-27 | 1986-03-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070208A JPH0661111B2 (ja) | 1986-03-27 | 1986-03-27 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226224A true JPS62226224A (ja) | 1987-10-05 |
| JPH0661111B2 JPH0661111B2 (ja) | 1994-08-10 |
Family
ID=13424876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070208A Expired - Lifetime JPH0661111B2 (ja) | 1986-03-27 | 1986-03-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661111B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933555A (ja) * | 1982-08-18 | 1984-02-23 | Oki Electric Ind Co Ltd | デ−タフロ−制御方式 |
| JPS59151242A (ja) * | 1983-02-17 | 1984-08-29 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ駆動型計算機の待ち行列制御方式 |
-
1986
- 1986-03-27 JP JP61070208A patent/JPH0661111B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933555A (ja) * | 1982-08-18 | 1984-02-23 | Oki Electric Ind Co Ltd | デ−タフロ−制御方式 |
| JPS59151242A (ja) * | 1983-02-17 | 1984-08-29 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ駆動型計算機の待ち行列制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661111B2 (ja) | 1994-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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