JPH0656939B2

JPH0656939B2 - アナログ音声信号の周波数特性補正回路

Info

Publication number: JPH0656939B2
Application number: JP21521181A
Authority: JP
Inventors: 淳長谷部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-12-25
Filing date: 1981-12-25
Publication date: 1994-07-27
Anticipated expiration: 2009-07-27
Also published as: JPS58111511A

Description

【発明の詳細な説明】トーンコントロール回路は一般にコンデンサ及び抵抗器
の組み合わせにより構成されている。従つて、そのよう
なトーンコントロール回路に、例えば第５図Ａに示すよ
うに高域成分S_Tと低域成分S_Bとを有するオーデイオ信号
が供給されているとき、例えば低域を増強するようにト
ーンコントロールを行うと、第５図Ｂに示すように低域
成分S_Bのレベルが大きくなると同時に、位相のずれθ、
すなわち、位相歪みを生じてしまう。

この発明は、この各信号成分の位相を考慮したトーンコ
ントロール回路を提供すると共に、特にその構成を簡略
化できるようにしようとするものである。

以下その一例について説明しよう。なお、以下の例にお
いては、第６図に示すように、低域は０Hzにおいて±10
dBの範囲にわたつて調整でき、高域は25kHzにおいて±1
0dBの範囲にわたつて調整できるようにした場合であ
る。

第１図において、アナログのオーデイオ信号Ｓ₁が、入
力端子(1)を通じてA/Dコンバータ(2)に供給され、周波
数が例えば50kHzでサンプリングされて例えば16ビツト
のデジタル信号Ｓ₂に変換され、この信号Ｓ₂がビツトス
ライス形のマイクロプロセツサ(3)に供給されると共
に、制御回路(8)，(9)からオーデイオ信号Ｓ₁の低域の
レスポンスを制御する制御信号Ｓ₈及び高域のレスポン
スを制御する制御信号Ｓ₉がプロセツサ(3)に供給され
る。そして、マイクロプロセツサ(3)において信号Ｓ₂に
対して信号S₈,S₉に対応したトーンコントロールの処理
が行われて信号Ｓ₃が取り出され、この信号Ｓ₃がD/Aコ
ンバータ(5)に供給されてトーンコントロールされたオ
ーデイオ信号Ｓ₅に変換され、この信号Ｓ₅が端子(6)に
取り出される。

そして、この場合、プロセツサ(3)は、トーンコントロ
ールの処理を行うため、次のように構成される。

すなわち、このプロセツサ(3)は、第４図に示すよう
に、ローパスフイルタ(400)と、遅延回路(500)と、ハイ
パスフイルタ(600)と、それらの出力を処理する回路(70
0)とを実現するように構成されているもので、全体とし
て16ビツトの処理とされている。そして、プロセツサ
(3)において、(31)はALU、(32)は16×16ビツトの乗算回
路、(33)はROMを示し、このROM(33)には例えば第３図に
示すようなデータＢ₁〜B₂₅，T₁，T₁〜Ｔ₃が書き込まれ
ている。これらデータＢ₁〜Ｂ₂₅，A₁，Ｔ₁〜Ｔ₃が書き
込まれているROM(33)のアドレスも、簡単のためＢ₁〜Ｂ
₂₅,A₁,Ｔ₁〜Ｔ₃番地とする。

また、(34)はRAMを示し、このRAM(34)は遅延回路として
働くもので、そのアドレスの１つが１つの遅延回路に対
応する。つまり、RAM(34)のあるアドレスのデータを、
所定の期間τ後に別のアドレスに転送すれば、そのデー
タは期間τだけ遅延したことになる。なお、この遅延期
間τは、A/Dコンバータ(2)におけるサンプリング周波数
の逆数、すなわち、20μ秒である。また、RAM(34)のア
ドレスは、ｂ₁〜ｂ₁₂,a₁〜a_n，ｔ₁〜ｔ₄とし、このアド
レスのデータもｂ₁〜ｂ₁₂，ａ₁〜ａ_n，ｔ₁〜ｔ₄とす
る。

そして、これら回路(31)〜(34)は、データバス(35)に接
続され、さらに、バツフアレジスタ(36)，(37)がデータ
バス(35)に接続されると共に、A/Dコンバータ(2)からの
デジタル信号Ｓ₂がレジスタ(36)に供給され、レジスタ
(37)からデジタル信号Ｓ₃が取り出されてD/Aコンバータ
(5)に供給される。また、データバス(35)には、入力ポ
ート(38)，(39)が接続され、このポート(38)，(39)に制
御回路(8)，(9)から制御信号S₈,S₉が供給される。

さらに、(41)はマイクロプログラムコントローラ（シー
ケンサ）、(42)はマイクロプログラムメモリ、(43)はパ
イプラインレジスタを示し、メモリ(42)はROMにより構
成され、例えば第２図に示すフローチャートのプログラ
ムが書き込まれている。そして、このプログラムがコン
トローラ(41)によりレジスタ(43)にロードされて各命令
が実行されると共に、このとき、レジスタ(43)からコン
トローラ(41)にネクストアドレスコントロール信号NAC
が供給されてプログラムはパイプライン処理される。さ
らに、コントローラ(41)には、ステータス信号STSも供
給される。なお、(44)はクロツクジエネレータを示し、
このジエネレータ(44)において、例えば４MHz、すなわ
ち、A/Dコンバータ(2)におけるサンプリング周波数50kH
zの80倍の周波数のクロツクパルスが形成され、これが
各部に供給される。

また第２図に示すフローチヤートは、第４図に示す等価
回路をプロセツサ(3)において実現するためのものであ
り、メモリ(42)に書き込まれているプログラムがコント
ローラ(41)によりレジスタ(43)にセツトされ、これによ
り回路(31)〜(39)が制御されて実行される。

すなわち、第２図において、ステツプ〔102〕はプロセ
ツサ(3)をイニシヤライズするステツプ、ステツプ〔10
3〕は、コンバータ(2)，(5)とプロセツサ(3)との間が非
同期結合となつているので、これを解決するためのもの
であり、レジスタ(36)に１サンプルの信号Ｓ₂がセツト
されたかどうかを確認し、セツトされれば、この信号Ｓ
₂をレジスタ(36)から読み出して次のステップ〔104〕に
移るが、セツトされていないときには、セツトされるま
で、この確認が続けられる。従つて、ステップ〔104〕
以降の処理は、信号Ｓ₂の１サンプルごとに１回づつ行
われることになる。

また、ステップ〔104〕は、第４図におけるローパスフ
イルタ(400)を実現するステツプであり、例えばｉ＝１
のときにはＵ₁＝Ｓ₂ Ｖ₁＝U₁*B₁-b₁*B₂-b₂*B_３……(i) Ｕ₂＝V₁+b₁*B₄+b₂ ……(ii) ｂ₂＝ｂ_１ ……(iii) ｂ₁＝Ｖ₁ ……(iv) となるが、(i),(ii)式における加減算はALU(31)におい
て行われ、乗算は乗算回路(32)を使用して行われる。ま
た、(iii)式はRAM(34)のｂ₁番地のデータｂ₁をｂ₂番地
に転送することを示し、(iv)式はRAM(34)のｂ₁番地にデ
ータＶ₁をロードすることを示す。

そして、このような処理がｉ＝１〜６について行われ、
最後に、信号Ｌ₀が取り出される。

さらに、ステップ〔105〕は第４図における遅延回路(50
0)を実現するためのステツプであり、RAM(34)のあるア
ドレスａ_iのデータａ_iを次のアドレスａ_(i+1)に転送す
る処理をｉ＝１〜（ｎ−１）について行うと共に、信号
Ｍ₀を得るものである。そして、上述のように、このス
テツプ〔105〕（及び他のステツプ〔104〕〜〔108〕）
は、信号Ｓ₂の１サンプルにつき１回しか行われないの
で、このステツプ〔105〕により信号Ｓ₂はサンプリング
周波数の逆数の期間20μ秒のｎ倍だけ遅延され、信号Ｍ
₀として取り出されることになる。

また、ステツプ〔106〕は、第４図におけるハイパスフ
イルア(600)を実現するためのステツプであり、この処
理がｉ＝１〜３について行われ、デジタル信号Ｈ₀が取
り出される。

そして、ステツプ〔107〕は、第４図の合成回路(700)を
実現してステツプ〔104〕〜〔106〕において形成された
信号L₀,M₀,H₀からデジタル信号Ｓ₃を形成するステツプ
であり、ステツプ〔108〕において、その信号Ｓ₃がレジ
スタ(37)を通じてD/Aコンバータ(5)に供給される。そし
て、処理は、ステツプ〔103〕にジヤンプして次の信号
Ｓ₂のサンプルの入力待ちとなる。

従つて、このプロセツサ(3)は等価的に第４図のように
示される。

すなわち、ローパスフイルタ(400)は、２次のIIR形フイ
ルタが６段縦続接続されて構成され、その周波数特性は
第７図に実線で示すような低域通過特性となり（阻害帯
域の損失は60dB以上）、また、その群遅延時間特性は第
７図に破線で示すように通過帯域において平坦となる。
従つてその出力信号Ｌ₀は、信号Ｓ₁の低域成分のデジタ
ル信号である。

そして、この信号Ｌ₀に制御信号Ｓ₈が乗算されるので、
その乗算信号Ｌ＝Ｌ₀＊Ｓ₈がアナログ化されたときのレ
ベルは信号Ｓ₈に対応して第８図に示すように変化す
る。

さらに、ハイパスフイルタ(600)は、係数が対称な４次
のFIR形に構成され、その周波数特性は第９図に示す高
域通過特性となる（阻止帯域の損失は80dB以上）。従つ
て、その出力信号Ｈ₀は、信号Ｓ₁の高域成分のデジタル
信号である。

そして、この信号Ｈ₀に制御信号Ｓ₉が乗算されるので、
その乗算信号Ｈ＝Ｈ₀＊Ｓ₉がアナログ化されたときのレ
ベルは、信号Ｓ₉に対応して第９図に示すように変化す
る。

なお、遅延回路(500)は、信号Ｌ，Ｍ₀，Ｈがアナログ化
されたとき、そのアナログ信号に遅延時間（位相）の差
を生じないようにするためのものであり、また、第８図
及び第10図におけるレベルは、信号Ｍ₀がアナログ化さ
れたときのレベルを基準としている。

そして、これら信号Ｌ，Ｍ_０，Ｈが加算されて信号Ｓ₃
とされ、アナログ信号Ｓ₅に変換されるのでこの信号Ｓ₅
は、第６図に示すような周波数特性になる。すなわち、
制御信号Ｓ₈により信号Ｌがアナログ化されたときのレ
ベルは、第８図に示すように変化し、この信号Ｌが平坦
な特性の信号Ｍ₀に加算されるので、信号Ｓ₅に含まれる
低域成分は第６図に示すように変化する。また、制御信
号Ｓ₉により信号Ｈがアナログ化されたときのレベル
は、第10図に示すように変化し、この信号Ｈが平坦な特
性の信号Ｍ₀に加算されるので、信号Ｓ₅に含まれる高域
成分は第６図に示すように変化する。従つて、信号Ｓ₅
は、制御信号S₈,S₉により第６図に示すように変化する
周波数特性になる。

こうして、この発明によれば、オーデイオ信号のトーン
コントロールができるが、この場合、特にこの発明によ
れば、平坦な特性の信号Ｍ₀に低域成分の信号Ｌ及び高
域成分の信号Ｈを加算して所望の周波数特性を得ると共
に、このとき、低域成分の信号Ｌを取り出すフイルタ(4
00)の群遅延時間特性は、第７図に破線で示すように通
過帯域において平坦であり、高域成分の信号Ｈを取り出
すフイルタ(600)は、係数が対称なFIR形に構成している
ので、その通過帯域において群遅延時間特性が一定であ
る。従つて、信号Ｌ，Ｈのアナログ化された信号に位相
のずれを生じることがないので、端子(6)の出力信号に
含まれる低域成分と中域成分と高域成分との間にも位相
ずれ、すなわち、位相歪みを生じることがない。

また、特に、この発明によれば、オーデイオ信号Ｓ₁を
デジタル処理によりトーンコントロールするとき、ビツ
トスライス形のマイクロプロセツサ(3)により行つてい
るので、コスト，設計，保守などの点において優れてい
る。すなわち、単なるデジタル処理ならば、ワイアード
ロジツクを第４図の等価回路のように構成することによ
り実現することもできるが、その場合にはIC化したとし
ても、ICの数がきわめて多くなり、大型化すると共に、
非常に高価になつてしまう。また、市場やユーザーの要
求に応じて異なるトーンコントロール特性などにする場
合、設計や開発の柔軟性，容易性がほとんど得られな
い。さらに、装置の保守，点検や修理などについても問
題を生じてしまう。

しかし、この発明によれば、マイクロプロセツサ(3)に
よりデジタルトーンコントロール回路を構成しているの
で、第１図にも示すように、構成が簡単であり、コスト
を抑えることができると共に小型にできる。また、市場
やユーザーの要求に応じて異なるトーンコントロール特
性などにする場合、ROM(33)のデータ及びメモリ(42)の
プログラムを変更するだけでよく、設計や開発の柔軟性
及び容易性に優れている。さらに、装置の保守・点検や
修理なども容易になる。

なお、上述においては、オーデイオ信号のトーンコント
ロールを行う場合であるが、遅延時間（位相）を制御す
ることもできる。また、ビデオ信号のように周波数の高
い信号の場合には、そのデジタル信号をマルチチヤンネ
ルに分割し、各チヤンネルごとにプロセツサ処理を行つ
てから合成すればよい。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第10図はそ
の説明のための図である。 (2)はA/Dコンバータ、(3)はビツトスライス形マイクロ
プロセツサ、(5)はD/Aコンバータである。

Claims

【特許請求の範囲】

【請求項１】入力音声信号をディジタル音声信号に変換
するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号が供給され、所定の周波数よ
りも低い周波数の信号成分を出力する低域通過フィルタ
と、上記Ａ／Ｄ変換器の出力信号が供給され、上記所定の周
波数よりも高い周波数の信号成分を出力する高域通過フ
ィルタと、上記Ａ／Ｄ変換器の出力信号が供給され、供給された信
号を遅延して出力する遅延回路と、上記低域通過フィルタの出力信号と上記高域通過フィル
タの出力信号と上記遅延回路の出力信号とを加算する加
算回路と、該加算回路の出力信号をアナログ信号に変換するＤ／Ａ
変換器とを備え、上記低域通過フィルタ及び上記高域通過フィルタは夫々
信号通過帯域における群遅延時間が一定であり、且つ夫
々出力信号のレベルを制御する第１のレベル調整回路及
び第２のレベル調整回路を有し、上記遅延回路は、上記低域通過フィルタ及び上記高域通
過フィルタ並びに上記遅延回路の出力端子における上記
Ａ／Ｄ変換器の出力信号に対する遅延量が互いに等しく
なるように上記Ａ／Ｄ変換器の出力信号を遅延するよう
になされていることを特徴とするアナログ音声信号の周
波数特性補正回路。