JPH0656045A - 電動パワーステアリング装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２重系の制御部が安定した動作を行うことを
可能とする。 【構成】 メインCPU １とサブCPU ２とは共通の電源で
ある定電源回路10からの給電によって動作するようにな
っている。また、定電源回路10には、電源電圧の過電圧
を監視する過大監視回路11が接続されており、過大監視
回路11にて過電圧が検出されると、フェイルリレー18が
離脱して操舵補助用のモータ８が停止させられるように
なっている。さらに、メインCPU １，サブCPU ２の夫々
には、第１パワーオンリセット回路23，第２パワーオン
リセット回路26が接続されており、夫々のCPU の起動後
の所定時間内はその動作がリセットされるようになって
いる。このような構成により、メインCPU １とサブCPU
２とは安定した動作を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は舵輪操作に要する力を電
動力にて補助するようにした電動パワーステアリング装
置に関する。

【０００２】

【従来の技術】車速検出器にて車速を検出すると共に、
トルク検出器にて舵輪に加えられた操舵トルクを検出
し、この検出トルクが所定の不感帯を超える場合に検出
トルク及び検出車速に応じて定めた駆動電流を操舵補助
用のモータに通流させて該モータを駆動し、その回転力
により自動車の操舵に要する力を補助せしめ、運転者に
軽快な操舵感覚を提供する電動パワーステアリング装置
が開発されている。

【０００３】操舵補助力の制御は、CPU 等の制御部の演
算処理結果に基づいて行われるが、制御部の暴走等の異
常動作に対するシステムの安全性を保証するために、例
えばCPU を、各別の電源回路を有するメインCPU とサブ
CPU との２重系とする技術が従来提案されている。

【０００４】CPU を２重系とした電動パワーステアリン
グ装置では、メインCPU が検出トルク及び検出車速に基
づいてモータの駆動電流値を求め、これにて操舵補助力
の制御を行い、一方サブCPU はメインCPU と同等の演算
処理を行い、この演算処理結果と、メインCPU の演算処
理結果とを比較することによって、メインCPU の入出力
を監視し、メインCPU の異常を検出するようになってい
る。サブCPU がメインCPU の異常を検出すると、サブCP
U が前記モータの停止制御，システムの安全性を確保す
るためのフェイルセーフ制御等を行うようになってい
る。

【０００５】このようにCPU を２重系とした電動パワー
ステアリング装置では、基本的には、メインCPU が操舵
補助力の制御を行うと共にサブCPU がメインCPU の監視
を行うが、この他に、メインCPU とサブCPU との間でウ
ォッチドッグパルスの通信を行い、一方のCPU が他方の
CPU のウォッチドッグパルスを監視することによって、
夫々のCPU が相互に動作状態を監視することが行われて
いる。

【０００６】

【発明が解決しようとする課題】ところが、前述の如き
従来の電動パワーステアリング装置では、ウォッチドッ
グパルスの通信を行うメインCPU とサブCPU とが各別の
電源回路を有しているため、電源電圧が異なる場合には
一方のCPU が他方のCPU のラッチアップを引き起こす虞
があった。このため、各別に電源回路を有するCPU の２
重系を備えた従来の電動パワーステアリング装置は、動
作が不安定になるという問題があった。

【０００７】本発明は斯かる事情に鑑みてなされたもの
であり、２重系の制御部が安定した動作を行うことを可
能とする電動パワーステアリング装置を提供することを
目的とする。

【０００８】

【課題を解決するための手段】本発明に係る電動パワー
ステアリング装置は、相互に通信を行う操舵補助制御用
の２つの制御部を備えた電動パワーステアリング装置に
おいて、前記２つの制御部の共通の電源と、前記電源の
過電圧を検出する手段と、前記２つの制御部に各別に接
続され、夫々の制御部の起動後の所定時間だけ制御部の
動作をリセットする手段とを備えたことを特徴とする。

【０００９】

【作用】本発明にあっては、２つの制御部の電源が共通
となっており、２つの制御部の電源電圧が等しくなるた
め、制御部間の通信に関連して一方の制御部が他方の制
御部にラッチアップを生じさせる虞がない。また、その
電源の電圧が過大になった場合は、それが検出されるの
でその検出結果に基づいてフェイルセーフ制御等の所定
の制御を行うことが可能である。さらに、制御部の起動
後の所定時間だけ制御部の動作をリセットする手段が２
つの制御部に各別に接続されているので、１つのリセッ
ト回路の故障で２つのCPU が同時暴走する虞がない。こ
のような構成により、２つの制御部は安定に動作する。

【００１０】

【実施例】以下本発明に係る電動パワーステアリング装
置（以下本発明装置という）を、その実施例を示す図面
に基づいて具体的に説明する。

【００１１】図１は本発明に係る電動パワーステアリン
グ装置の操舵補助用のモータ及びその動力を舵輪に伝達
するクラッチの制御系を示すブロック図である。図中１
は操舵補助制御を行う第１の制御部たるメインCPU ，２
は同じく第２の制御部たるサブCPU 、３はトルク検出
器、４は車速検出器、７は操舵補助用のモータ、８は前
記モータ７と舵輪との間を継，断するクラッチを夫々示
している。

【００１２】メインCPU １, サブCPU ２の各電源端子に
は定電源回路10から駆動用の電源電圧Ｖ_CCが供給される
ようにしてある。またメインCPU １，サブCPU ２は夫々
トルク検出器３からインターフェイス５を介して検出ト
ルクを、車速検出器４からインターフェイス６を介して
検出車速を読み込み、これらに基づいて演算処理を行
い、図示しない制御ラインを通じてモータ駆動回路19に
モータ７の駆動電流, モータ７の正, 逆回転方向等の制
御を行わせるようになっている。

【００１３】13,14 〜16はいずれも２入力のアンドゲー
トである。アンドゲート13の一方の入力端には過大監視
回路11の出力が反転素子12を介在させて入力され、また
他方の入力端にはアンドゲート14の出力信号が入力さ
れ、アンドゲート13の出力端はフェイルセーフリレー18
に接続されている。

【００１４】アンドゲート14〜16の各一方の入力端には
メインCPU １からの信号が、また各他方の入力端にはサ
ブCPU ２からの信号が夫々入力されるようになってい
る。アンドゲート14の出力端はアンドゲート13の一方の
入力端に接続され、またアンドゲート15の出力端はモー
タ７のモータ駆動回路19に、更にアンドゲート16の出力
端はクラッチ８のクラッチ駆動回路21に夫々接続されて
いる。

【００１５】メインCPU １, サブCPU ２は夫々互いに他
のウォッチドッグパルス信号WDP を監視し、正常である
と判断した場合には各アンドゲート14,15,16に対し夫々
ハイレベルの信号を出力し、この結果、過大監視回路11
において定電源回路10から供給される電圧が過大でない
と判断されると、フェイルセーフリレー18がオン状態と
なり、モータ駆動回路19, クラッチ駆動回路21に対して
電源17から電力が供給されることとなる。またアンドゲ
ート15がオン状態となってモータ駆動回路19が動作状態
となり、メインCPU １, サブCPU ２からの制御信号に基
づきモータ７を駆動制御し、更にアンドゲート16がオン
状態となってクラッチ駆動回路21が動作状態となり、ク
ラッチ８が係合される。

【００１６】定電源回路10の電圧は前述のメインCPU １
及びサブCPU ２、メインCPU １のパワーオンリセットを
行う第１パワーオンリセット回路23、サブCPU ２のパワ
ーオンリセットを行う第２パワーオンリセット回路26の
他に、定電源回路10からメインCPU １及びサブCPU ２へ
の過大な電圧の印加を監視する過大監視回路11とに与え
るようになっている。

【００１７】過大監視回路11は、定電源回路10の電圧値
が所定値を超えない場合はローレベルの、また定電源回
路10の電圧値が所定値を超えた場合はハイレベルの信号
を出力するようになっている。

【００１８】モータ駆動回路19, クラッチ駆動回路21
は、夫々フェイルセーフリレー18を介して電源17に並列
的に接続されている。前記モータ駆動回路19には、モー
タ７の駆動電流を検出する電流検出回路20が接続されて
おり、検出した駆動電流をメインCPU １, サブCPU ２へ
与えるようになっている。

【００１９】前記クラッチ駆動回路21には、クラッチ８
の端子電圧（又はクラッチ８の駆動電流）を検出してク
ラッチ８の動作状態を監視するクラッチ監視回路22が接
続されており、該クラッチ監視回路22では、前記端子電
圧（又は駆動電流）の値に基づいてクラッチ８の係合，
離脱状態を判別し、その判別結果をメインCPU １, サブ
CPU ２へ与えるようになっている。

【００２０】また前記メインCPU １, サブCPU ２は前述
の如く相互の間でその動作状態を互いに監視するための
ウォッチドッグパルス信号WDP が交信される他、このウ
ォッチドッグパルス信号WDP を各メインCPU １, サブCP
U ２から外部回路である第１，第２ウォッチドッグタイ
マ24,25 へ出力するようになっている。第１パワーオン
リセット回路23, 第１ウォッチドッグタイマ24からアン
ドゲート27を介してメインCPU １へ、また第２パワーオ
ンリセット回路26, 第２ウォッチドッグタイマ25からア
ンドゲート28を介してサブCPU ２へ夫々これらをリセッ
トするためのリセット信号RES バーが入力されるように
なっている。

【００２１】第１ウォッチドッグタイマ24は、メインCP
U １から所定周期で出力されるウォッチドッグパルス信
号WDP の周波数を計測し、その周波数の計測値と、予め
定められたその基準値とを比較し、これらが略一致する
場合にその出力信号がハイレベルに、また一致しない場
合、即ち異常状態が発生するとローレベルとなるように
してあり、第１パワーオンリセット回路23の出力と共に
アンドゲート27の各入力端に接続され、またアンドゲー
ト27の出力端はメインCPU １の端子に接続され、ここに
リセット信号RES バーを与えるようになっている。

【００２２】第１パワーオンリセット回路23は、メイン
CPU １の起動時にメインCPU １の発振子が正常な動作を
開始するまで、メインCPU １の動作をリセットすること
により、メインCPU １の起動時の異常動作を防ぐことを
目的とする回路であって、定電源回路10の電圧が定格値
まで立ち上がった後、所定時間経過する迄の間はその出
力信号がローレベルとなり、前記所定時間経過後はその
出力信号がハイレベルとなるようにしてある。

【００２３】一方第２ウォッチドッグタイマ25は、サブ
CPU ２から所定周期で出力されるウォッチドッグパルス
信号WDP の周波数を計測し、その周波数の計測値と、予
め定められたその基準値とを比較し、これらが略一致す
る場合にその出力信号がハイレベルに、また一致しない
場合、即ち異常状態が発生するとローレベルとなるよう
にしてあり、第２パワーオンリセット回路26の出力と共
にアンドゲート28の各入力端に接続され、またアンドゲ
ート28の出力端はサブCPU ２の端子に接続され、ここに
リセット信号RES バーを与えるようになっている。

【００２４】第２パワーオンリセット回路26は、サブCP
U ２の起動時にサブCPU ２の発振子が正常な動作を開始
するまで、サブCPU ２の動作をリセットすることによ
り、サブCPU ２の起動時の異常動作を防ぐことを目的と
する回路であって、定電源回路10の電圧が定格値まで立
ち上がった後所定時間経過する迄の間はその出力信号が
ローレベルとなり、前記所定時間経過後にその出力信号
がハイレベルとなるようにしてある。

【００２５】従ってアンドゲート27の出力信号は第１ウ
ォッチドッグタイマ24又は第１パワーオンリセット回路
23から与えられる信号のいずれかがローレベルとなった
場合にローレベルとなり、メインCPU １の端子にリセッ
ト信号RES バーを与えることとなり、これによってメイ
ンCPU １はメインCPU １の起動時又はメインCPU １のウ
ォッチドッグパルス信号WDP の異常時にリセットされ、
アンドゲート14〜16に与える信号がローレベルとなる。

【００２６】またアンドゲート28の出力信号は、第２ウ
ォッチドッグタイマ25又は第２パワーオンリセット回路
26から与えられる信号のいずれかがローレベルとなった
場合にローレベルとなり、サブCPU ２の端子にリセット
信号RES バーを与えることとなり、これによってサブCP
U ２はサブCPU ２の起動時又はサブCPU ２のウォッチド
ッグパルス信号WDP の異常時にリセットされ、アンドゲ
ート14〜16に与える信号がローレベルとなる。

【００２７】而してこのような電動パワーステアリング
装置にあっては、第１ウォッチドッグタイマ24, 第２ウ
ォッチドッグタイマ25がメインCPU １, サブCPU ２夫々
が出力するウォッチドッグパルス信号WDP を夫々取り込
み、このウォッチドッグパルス信号WDP に異常が生じた
場合にはローレベルの信号を出力し、また第１パワーオ
ンリセット回路23, 第２パワーオンリセット回路26はメ
インCPU １, サブCPU２の立上り時に定電源回路10から
の電圧が定格値まで立ち上って安定する迄の間ローレベ
ルの信号を出力し、夫々アンドゲート27,28 を介してメ
インCPU １, サブCPU ２の端子にリセット信号RES バー
を入力し、メインCPU １, サブCPU ２をリセットする。

【００２８】これによってメインCPU １, サブCPU ２か
らアンドゲート14〜16への出力はローレべルとなり、こ
の結果フェイルセーフリレー18はオフ状態に、またモー
タ駆動回路19, クラッチ駆動回路21が非動作状態とな
り、モータ７が停止し、クラッチ８が離脱せしめられ
て、操舵補助力が出力されない、即ち操舵補助が禁止さ
れた状態となる。

【００２９】また過大監視回路11にて定電源回路10から
の電圧が過大と判断された場合には、過大監視回路11か
らの出力がハイレベルとなる結果、前述の場合と同様に
フェイルセーフリレー18がオフ状態となり、同様にモー
タ７が停止せしめられ、またクラッチ８が離脱状態とな
る。

【００３０】なお上述の実施例ではフェイルセーフリレ
ー18がオフ状態に、またモータ駆動回路19, クラッチ駆
動回路21が夫々非動作状態に同時的になる場合を説明し
たが、モータ駆動回路19のみを非動作状態としてモータ
７のみを停止させ、またクラッチ駆動回路21のみを非動
作状態としてクラッチ８のみを離脱させ、またフェイル
セーフリレー18のみをオフ状態にしてモータ７の停止,
クラッチ８の離脱を同時的に行うこととしてもよいこと
は勿論である。

【００３１】以上の如き本発明装置における特徴的な構
成部分は、メインCPU １及びサブCPU ２の電源 (定電源
回路10）が共通化されていることと、メインCPU １及び
サブCPU ２の夫々にパワーオンリセット回路（第１パワ
ーオンリセット回路23，第２パワーオンリセット回路2
6）が接続されていることと、メインCPU １及びサブCPU
２の電源である定電源回路10に過大監視回路11が接続
されていることである。

【００３２】このような特徴により、本発明装置は、以
下に示すような利点がある。メインCPU １及びサブCPU
２の電源が共通化されていることにより、電源電圧の相
異により一方のCPU が他方のCPU のラッチアップを引き
起こす現象がなくなり、また、従来よりも電源回路数を
削減でき、製造コストを低減できる。メインCPU １及び
サブCPU ２の夫々にパワーオンリセット回路が接続され
ていることにより、１つのリセット回路が故障した場合
においても、２つのCPU が同時暴走する事がなく安全性
を確保することができる。定電源回路10に過大監視回路
11が設けられていることにより、電源故障によりメイン
CPU １及びサブCPU ２が同時暴走した場合においても、
フェイルセーフリレーをオフしてシステムを安全にする
ことができる。

【００３３】

【発明の効果】以上詳述した如く本発明にあっては、２
つの制御部の電源が共通となっており、２つの制御部の
電源電圧が等しくなるため、制御部間の通信に関連して
一方の制御部が他方の制御部にラッチアップを生じさせ
る虞がなくなり、また、その電源の電圧が過大になった
場合は、その状態が検出されるのでその検出結果に基づ
いてフェイルセーフ制御等の所定の制御を行うことが可
能であり、さらに、制御部の起動後の所定時間だけ制御
部の動作をリセットする手段が２つの制御部に各別に接
続されているので、1 つのリセット回路が故障した場合
においても２つのCPU が同時暴走する事がなく安全性を
確保することが可能となる等、本発明は優れた効果を奏
する。

【図面の簡単な説明】

【図１】本発明に係る電動パワーステアリング装置の構
成を示すブロック図である。

【符号の説明】

１ メインCPU ２ サブCPU 10 定電源回路 11 過大監視回路 23 第１パワーオンリセット回路 26 第２パワーオンリセット回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 相互に通信を行う操舵補助制御用の２つ
   の制御部を備えた電動パワーステアリング装置におい
   て、 前記２つの制御部の共通の電源と、 前記電源の過電圧を検出する手段と、 前記２つの制御部に各別に接続され、夫々の制御部の起
   動後の所定時間だけ制御部の動作をリセットする手段と
   を備えたことを特徴とする電動パワーステアリング装
   置。