JPH0594056U - 電動パワーステアリング装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の制御部のいずれか一方又は双方が暴走
しても直ちに操舵補助動作を禁止して手動操向を可能と
し、安全性，信頼性を高める。 【構成】 メインCPU1とサブCPU2との間に常時ウォッチ
ドッグパルス信号WDPを交信させると共に、これらウォ
ッチドッグパルス信号WDP を第１ウォッチドッグタイマ
24, 第２ウォッチドッグタイマ25に入力しておく。そし
てメインCPU1又はサブCPU2のウォッチドッグパルス信号
WDP が異常状態になると、そのウォッチドッグパルス信
号WDP を取り込んでいる第１, 第２ウォッチドッグタイ
マ24,25と第１, 第２パワーオンリセット回路23,26 と
により、メインCPU1又はサブCPU2の端子にリセット信号
RES を入力していずれかがリセットされると、これによ
ってアンドゲート15又は16にてモータ駆動回路19又はク
ラッチ駆動回路21を非動作状態とする。またメインCPU1
又はサブCPU2がリセットされ、或いは過大監視回路11が
過大電圧を検知するとフェイルセーフリレー18を非動作
状態としてモータ駆動回路19, クラッチ駆動回路21を同
時的に非動作状態とする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は舵輪操作に要する力を電動力にて補助するようにした電動パワーステ アリング装置に関する。

【０００２】

【従来の技術】

車速検出器にて車速を検出すると共に、トルク検出器にて舵輪に加えられた操 舵トルクを検出し、この検出トルクが所定の不感帯を超える場合に検出トルク及 び検出車速に応じて定めた駆動電流を操舵補助用のモータに通流させて該モータ を駆動し、その回転力により自動車の操舵に要する力を補助せしめ、運転者に軽 快な操舵感覚を提供する電動パワーステアリング装置が開発されている。

【０００３】 操舵補助力の制御は、CPU 等の制御部の演算処理結果に基づいて行われるが、 制御部の暴走等の異常動作に対するシステムの安全性を保証するために、例えば CPU をメインCPU とサブCPU との２重系とする技術が従来提案されている。 CPU を２重系とした電動パワーステアリング装置では、メインCPU が検出トル ク及び検出車速に基づいてモータの駆動電流値を求め、これにて操舵補助力の制 御を行い、一方サブCPU はメインCPU と同等の演算処理を行い、この演算処理結 果と、メインCPU の演算処理結果とを比較することによって、メインCPU の入出 力を監視し、メインCPU の異常を検出するようになっている。 サブCPU がメインCPU の異常を検出すると、サブCPU が前記モータの停止制御 ，システムの安全性を確保するためのフェイルセーフ制御等を行うようになって いる。

【０００４】

【考案が解決しようとする課題】

ところが、前述の如き従来の電動パワーステアリング装置では、メインCPU が 暴走したような場合にはサブCPU の動作により安全性を確保出来るが、逆にサブ CPU が暴走した場合にはメインCPU が無監視状態となり、また、例えば強電界中 に曝された場合の如く、両者が共に暴走した場合には安全性の確保が出来なくな るという問題があった。 本考案は斯かる事情に鑑みてなされたものであり、制御部を２重系とすると共 に、相互監視機能を高めて安全性を向上し得るようにした電動パワーステアリン グ装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】

本考案に係る電動パワーステアリング装置は、検出操舵トルク，検出車速に基 づいて操舵補助用のモータの駆動制御を行う第１，第２の制御部を備えた電動パ ワーステアリング装置において、第１，第２の制御部のうち少なくとも一方の制 御部がリセットされた場合に、両制御部のうち少なくとも一方の制御部が前記モ ータによる操舵補助を禁止すべく制御信号を出力するようにしてあることを特徴 とする。

【０００６】

【作用】

本考案にあっては第１，第２の制御部の少なくとも一方がリセットされた場合 に操舵補助を禁止する手段を具備するから、いずれか一方又は双方がリセットさ れると直ちに操舵補助動作が禁止され、手動操作力のみによる操舵が行われるこ ととなり、安全性を格段に高め得ることとなる。

【０００７】

【実施例】

以下本考案に係る電動パワーステアリング装置を、その実施例を示す図面に基 づいて具体的に説明する。 図１は本考案に係る電動パワーステアリング装置の操舵補助用のモータ及びそ の動力を舵輪に伝達するクラッチの制御系を示すブロック図である。図中１は操 舵補助制御を行う第１の制御部たるメインCPU ，２は同じく第２の制御部たるサ ブCPU 、３はトルク検出器、４は車速検出器、７は操舵補助用のモータ、８は前 記モータ７と舵輪との間を継，断するクラッチを夫々示している。

【０００８】 メインCPU1, サブCPU2の各電源端子には定電源回路10から駆動用の電源電圧Ｖ _CC が供給されるようにしてある。またメインCPU1，サブCPU2は夫々トルク検出器 ３からインターフェイス５を介して検出トルクを、車速検出器４からインターフ ェイス６を介して検出車速を読み込み、これらに基づいて演算処理を行い、図示 しない制御ラインを通じてモータ駆動回路19にモータ７の駆動電流, モータ７の 正, 逆回転方向等の制御を行わせるようになっている。

【０００９】 13,14 〜16はいずれも２入力のアンドゲートである。アンドゲート13の一方の 入力端には過大監視回路11の出力が反転素子12を介在させて入力され、また他方 の入力端にはアンドゲート14の出力信号が入力され、アンドゲート13の出力端は フェイルセーフリレー18に接続されている。 アンドゲート14〜16の各一方の入力端にはメインCPU1からの信号が、また各他 方の入力端にはサブCPU2からの信号が夫々入力されるようになっている。アンド ゲート14の出力端はアンドゲート13の一方の入力端に接続され、またアンドゲー ト15の出力端はモータ７のモータ駆動回路19に、更にアンドゲート16の出力端は クラッチ８のクラッチ駆動回路21に夫々接続されている。

【００１０】 メインCPU1, サブCPU2は夫々互いに他のウォッチドッグパルス信号WDP を監視 し、正常であると判断した場合には各アンドゲート14,15,16に対し夫々ハイレベ ルの信号を出力し、この結果、過大監視回路11において定電源回路10から供給さ れる電圧が過大でないと判断されると、フェイルセーフリレー18がオン状態とな り、モータ駆動回路19, クラッチ駆動回路21に対して電源17から電力が供給され ることとなる。またアンドゲート15がオン状態となってモータ駆動回路19が動作 状態となり、メインCPU1, サブCPU2からの制御信号に基づきモータ７を駆動制御 し、更にアンドゲート16がオン状態となってクラッチ駆動回路21が動作状態とな り、クラッチ８が係合される。

【００１１】 定電源回路10の電圧は前述のメインCPU1及びサブCPU2、メインCPU1のパワーオ ンリセットを行う第１パワーオンリセット回路23、サブCPU2のパワーオンリセッ トを行う第２パワーオンリセット回路26の他に、定電源回路10からメインCPU1及 びサブCPU2への過大な電圧の印加を監視する過大監視回路11とに与えるようにな っている。 過大監視回路11は、定電源回路10の電圧値が所定値を超えない場合はローレベ ルの、また定電源回路10の電圧値が所定値を超えた場合はハイレベルの信号を出 力するようになっている。

【００１２】 モータ駆動回路19, クラッチ駆動回路21は、夫々フェイルセーフリレー18を介 して電源17に並列的に接続されている。前記モータ駆動回路19には、モータ７の 駆動電流を検出する電流検出回路20が接続されており、検出した駆動電流をメイ ンCPU1, サブCPU2へ与えるようになっている。 前記クラッチ駆動回路21には、クラッチ８の端子電圧（又はクラッチ８の駆動 電流）を検出してクラッチ８の動作状態を監視するクラッチ監視回路22が接続さ れており、該クラッチ監視回路22では、前記端子電圧（又は駆動電流）の値に基 づいてクラッチ８の係合，離脱状態を判別し、その判別結果をメインCPU1, サブ CPU2へ与えるようになっている。

【００１３】 また前記メインCPU1, サブCPU2は前述の如く相互の間でその動作状態を互いに 監視するためのウォッチドッグパルス信号WDP が交信される他、このウォッチド ッグパルス信号WDP を各メインCPU1, サブCPU2から外部回路である第１，第２ウ ォッチドッグタイマ24,25 へ出力するようになっている。第１パワーオンリセッ ト回路23, 第１ウォッチドッグタイマ24からオアゲート27を介してメインCPU1へ 、また第２パワーオンリセット回路26, 第２ウォッチドッグタイマ25からオアゲ ート28を介してサブCPU2へ夫々これらをリセットするためのリセット信号RES が 入力されるようになっている。

【００１４】 第１ウォッチドッグタイマ24は、メインCPU1から所定周期で出力されるウォッ チドッグパルス信号WDP の周波数を計測し、その周波数の計測値と、予め定めら れたその基準値とを比較し、これらが略一致する場合にその出力信号がローレベ ルに、また一致しない場合、即ち異常状態が発生するとハイレベルとなるように してあり、第１パワーオンリセット回路23の出力と共にオアゲート27の各入力端 に接続され、またオアゲート27の出力端はメインCPU1の端子に接続され、ここに リセット信号RES を与えるようになっている。

【００１５】 第１パワーオンリセット回路23は、メインCPU1の起動時にメインCPU1の発振子 が正常な動作を開始するまで、メインCPU1の動作をリセットすることにより、メ インCPU1の起動時の異常動作を防ぐことを目的とする回路であって、定電源回路 10の電圧が定格値まで立ち上がった後、所定時間経過する迄の間はその出力信号 がハイレベルとなり、前記所定時間経過後はその出力信号がローレベルとなるよ うにしてある。

【００１６】 一方第２ウォッチドッグタイマ25は、サブCPU2から所定周期で出力されるウォ ッチドッグパルス信号WDP の周波数を計測し、その周波数の計測値と、予め定め られたその基準値とを比較し、これらが略一致する場合にその出力信号がローレ ベルに、また一致しない場合、即ち異常状態が発生するとハイレベルとなるよう にしてあり、第２パワーオンリセット回路26の出力と共にオアゲート28の各入力 端に接続され、またオアゲート28の出力端はサブCPU2の端子に接続され、ここに リセット信号RES を与えるようになっている。

【００１７】 第２パワーオンリセット回路26は、サブCPU2の起動時にサブCPU2の発振子が正 常な動作を開始するまで、サブCPU2の動作をリセットすることにより、サブCPU2 の起動時の異常動作を防ぐことを目的とする回路であって、定電源回路10の電圧 が定格値まで立ち上がった後所定時間経過する迄の間はその出力信号がハイレベ ルとなり、前記所定時間経過後にその出力信号がローレベルとなるようにしてあ る。

【００１８】 従ってオアゲート27の出力信号は第１ウォッチドッグタイマ24又は第１パワー オンリセット回路23から与えられる信号のいずれかがハイレベルとなった場合に ハイレベルとなり、メインCPU1の端子にリセット信号RES を与えることとなり、 これによってメインCPU1はメインCPU1の起動時又はメインCPU1のウォッチドッグ パルス信号WDP の異常時にリセットされ、アンドゲート14〜16に与える信号がロ ーレベルとなる。

【００１９】 またオアゲート28の出力信号は、第２ウォッチドッグタイマ25又は第２パワー オンリセット回路26から与えられる信号のいずれかがハイレベルとなった場合に ハイレベルとなり、サブCPU2の端子にリセット信号RES を与えることとなり、こ れによってサブCPU2はサブCPU2の起動時又はサブCPU2のウォッチドッグパルス信 号WDP の異常時にリセットされ、アンドゲート14〜16に与える信号がローレベル となる。

【００２０】 而してこのような本考案装置にあっては、第１ウォッチドッグタイマ24, 第２ ウォッチドッグタイマ25がメインCPU1, サブCPU2夫々が出力するウォッチドッグ パルス信号WDP を夫々取り込み、このウォッチドッグパルス信号WDP に異常が生 じた場合にはハイレベルの信号を出力し、また第１パワーオンリセット回路23, 第２パワーオンリセット回路26はメインCPU1, サブCPU2の立上り時に定電源回路 10からの電圧が定格値まで立ち上って安定する迄の間ハイレベルの信号を出力し 、夫々オアゲート27,28 を介してメインCPU1, サブCPU2の端子にリセット信号RE S を入力し、メインCPU1, サブCPU2をリセットする。

【００２１】 これによってメインCPU1, サブCPU2からアンドゲート14〜16への出力はローレ べルとなり、この結果フェイルセーフリレー18はオフ状態に、またモータ駆動回 路19, クラッチ駆動回路21が非動作状態となり、モータ７が停止し、クラッチ８ が離脱せしめられて、操舵補助力が出力されない、即ち操舵補助が禁止された状 態となる。 また過大監視回路11にて定電源回路10からの電圧が過大と判断された場合には 、過大監視回路11からの出力がハイレベルとなる結果、前述の場合と同様にフェ イルセーフリレー18がオフ状態となり、同様にモータ７が停止せしめられ、また クラッチ８が離脱状態となる。

【００２２】 なお上述の実施例ではフェイルセーフリレー18がオフ状態に、またモータ駆動 回路19, クラッチ駆動回路21が夫々非動作状態に同時的になる場合を説明したが 、モータ駆動回路19のみを非動作状態としてモータ７のみを停止させ、またクラ ッチ駆動回路21のみを非動作状態としてクラッチ８のみを離脱させ、またフェイ ルセーフリレー18のみをオフ状態にしてモータ７の停止, クラッチ８の離脱を同 時的に行うこととしてもよいことは勿論である。

【００２３】 図２は本考案の他の実施例を示すブロック図である。この実施例ではメインCP U1, サブCPU2のうちのメインCPU1にのみ外部回路としてのウォッチドッグタイマ 24を接続し、サブCPU2には設けない構成としてある。 他の構成及び動作は、図１に示す実施例と実質的に同じであり、対応する部分 には同じ番号を付して説明を省略する。

【００２４】 図３は本考案の更に他の実施例を示す回路図である。この実施例にあってはメ インCPU1，サブCPU2がリセットされるとその各ポートがハイインピーダンスにな ることを利用してモータ駆動回路19の駆動を停止させるように構成してある。 モータ駆動回路19は４個のｎチャネルMOS トランジスタ31〜34を用い、ｎチャ ネルMOS トランジスタ31,32 との直列回路と、ｎチャネルMOS トランジスタ33,3 4 との直列回路とを並列接続してその一端をフェイルセーフリレーによって開閉 されるスイッチ30を介してバッテリに接続し、また他端部を接地すると共に、ｎ チャネルMOS トランジスタ31と32との接続点とｎチャネルMOS トランジスタ33と 34との接続点との間にモータＭを接続した構成としてある。

【００２５】 各ｎチャネルMOS トランジスタ31〜34の各ゲートはメインCPU1, サブCPU2に対 し夫々同じ態様で接続されており、図３にはｎチャネルMOS トランジスタ31のゲ ートについてのみ具体的に示してある。 ｎチャネルMOS トランジスタ31のゲートについてその接続態様を説明すると、 図３に明らかな如く夫々トランジスタ35,36 を介在させて、メインCPU1, サブCP U2の各ポートに接続してある。トランジスタ35,36 は夫々そのベースをメインCP U1, サブCPU2に接続し、コレクタは抵抗37を介して電源電圧Ｖ_CCに接続されると 共に、抵抗38を介在させてｎチャネルMOS トランジスタ31のゲートに接続され、 更にエミッタは接地されている。

【００２６】 メインCPU1，サブCPU2のポートとトランジスタ35,36 のベースとの間には電源 電圧Ｖ_CCがプルアップ抵抗39,40 を介在させて接続され、また抵抗37とｎチャネ ルMOS トランジスタ31のゲートとの間はプルダウン抵抗41を介在させて接地され ている。

【００２７】 而してこのような本考案の実施例にあっては、正常状態下ではスイッチ30がオ ン状態にあり、モータ駆動回路19にはバッテリ電圧が印加された状態となってい る。モータ駆動回路19における各ｎチャネルMOS トランジスタ31〜34の各ゲート にはメインCPU1又はサブCPU2によって制御信号が印加され、例えば右方への操舵 に際してはｎチャネルMOS トランジスタ31のゲートにPWM 信号が印加され、ｎチ ャネルMOS トランジスタ34をオン状態とし、モータＭは右回転して操舵力を補助 する。

【００２８】 また左方への操舵に際しては、ｎチャネルMOS トランジスタ33のゲートにPWM 信号が印加され、ｎチャネルMOS トランジスタ32をオン状態とし、モータＭは左 回転して操舵力を補助する。 そしてメインCPU1又はサブCPU2がリセットされると、各ポートがハイインピー ダンスとなり、プルアップ抵抗39,40 の作用によりトランジスタ35,36 がオン状 態となり、またプルダウン抵抗41の作用により各ｎチャネルMOS トランジスタ31 〜34の各ゲートに対する制御信号はローレベルとなり、ｎチャネルMOS トランジ スタ31〜34はいずれもオフ状態となってモータＭは非駆動状態となる。

【００２９】 図４は本考案における更に他の実施例を示す回路図である。この実施例にあっ ては同じくメインCPU1，サブCPU2が夫々リセットされたとき各ポートがハイイン ピーダンスとなることを利用して、クラッチ駆動回路21を非駆動状態にするよう に構成されている。 クラッチ駆動回路21はｎチャネルMOS トランジスタ51からなり、その一方の端 子はクラッチCL及びフェイルセーフリレーにより開閉するスイッチ30を介在させ てバッテリ（図示せず）に接続され、また他方の端子は接地されている。

【００３０】 そしてｎチャネルMOS トランジスタ51のゲートは夫々トランジスタ55,53 を介 在させて、メインCPU1, サブCPU2の各ポートに接続してある。トランジスタ55,5 3 は夫々そのベースをメインCPU1, サブCPU2に接続し、コレクタは抵抗57を介し て電源電圧Ｖ_CCに接続されると共に、抵抗52を介在させてｎチャネルMOS トラン ジスタ51のゲートに接続され、更にエミッタは接地されている。 メインCPU1, サブCPU2のポートとトランジスタ55,53 のベースとの間には、電 源電圧Ｖ_CCがプルアップ抵抗56,54 を介在させて接続され、また抵抗57とｎチャ ネルMOS トランジスタ51のゲートとの間はプルダウン抵抗55を介在させて接地さ れている。

【００３１】 而してこのような実施例にあっては、正常な状態ではフェイルセーフリレーに よってスイッチ30がオンされており、またメインCPU1からの制御信号によってｎ チャネルMOS トランジスタ51のゲートに対する制御信号はハイレベルとなって、 ｎチャネルMOS トランジスタ51がオン状態にあり、クラッチが係合状態となる。

【００３２】 一方、メインCPU1又はサブCPU2がリセットされると各ポートがハイインピーダ ンスとなり、プルアップ抵抗56,54 の作用によりトランジスタ55,53 はオン状態 となり、またプルダウン抵抗55の作用によってｎチャネルMOS トランジスタ51の ゲートに対する制御信号はローレベルとなる。これによってｎチャネルMOS トラ ンジスタ51がオフ状態となり、クラッチCLが離脱状態となる。 なお、以上に説明した実施例においては、メインCPU1, サブCPU2ともにモータ による操舵補助を禁止すべく制御信号を出力するように構成しているが、一方の CPU のみ上記制御信号を出力するように構成してもよい。

【００３３】

【考案の効果】

以上詳述した如く本考案にあっては、第１，第２の制御部のうちの少なくとも 一方の制御部がリセットされた場合に操舵補助を禁止すべく制御信号を出力する ようにしてあるから、第１，第２の制御部に夫々暴走その他の異常が生じた際に リセットされるように構成しておくことで、操舵補助力が直ちに停止してそのま ま手動による操舵が行われることとなり、安全性を確保出来、信頼性を高め得る 等本考案は優れた効果を奏するものである。

【図面の簡単な説明】

【図１】本考案に係る電動パワーステアリング装置の構
成を示すブロック図である。

【図２】本考案の他の実施例を示すブロック図である。

【図３】本考案の更に他の実施例を示す回路図である。

【図４】本考案の更に他の実施例を示す回路図である。

【符号の説明】

１ メインCPU ２ サブCPU ３ トルク検出器 ４ 車速検出器 ７ モータ ８ クラッチ 10 定電源回路 11 過大監視回路 12 反転素子 13,14,15,16 アンドゲート 18 フェイルセーフリレー 19 モータ駆動回路 20 電流検出回路 21 クラッチ駆動回路 22 クラッチ監視回路 23 第１パワーオンリセット回路 24 第１ウォッチドッグタイマ 25 第２ウォッチドッグタイマ 26 第２パワーオンリセット回路 27,28 オアゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 検出操舵トルク，検出車速に基づいて操
   舵補助用のモータの駆動制御を行う第１，第２の制御部
   を備えた電動パワーステアリング装置において、 第１，第２の制御部のうち少なくとも一方の制御部がリ
   セットされた場合に、両制御部のうち少なくとも一方の
   制御部が前記モータによる操舵補助を禁止すべく制御信
   号を出力するようにしてあることを特徴とする電動パワ
   ーステアリング装置。