JPH0652293B2 - ケーブルチェッカ及びその使用方法 - Google Patents
ケーブルチェッカ及びその使用方法Info
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- JPH0652293B2 JPH0652293B2 JP2104607A JP10460790A JPH0652293B2 JP H0652293 B2 JPH0652293 B2 JP H0652293B2 JP 2104607 A JP2104607 A JP 2104607A JP 10460790 A JP10460790 A JP 10460790A JP H0652293 B2 JPH0652293 B2 JP H0652293B2
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- JP
- Japan
- Prior art keywords
- switches
- output
- input
- cable
- comparison
- Prior art date
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- Expired - Lifetime
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は同じ芯番どうしが接続される多芯ケーブルの
各芯線の断線、短絡、誤配線のチェックを行うケーブル
チェッカ及びその使用方法に関する。
各芯線の断線、短絡、誤配線のチェックを行うケーブル
チェッカ及びその使用方法に関する。
「従来の技術」 例えば第７図に示すように、コネクタ１１とコネクタ１
２とを、その同一の芯番どうしをケーブル１３の各芯線
で互いに接続した場合に、そのケーブル１３の芯線の断
線、短絡、誤配線をチェックするために、従来において
は第８図に示すケーブルチェッカが用いられていた。
２とを、その同一の芯番どうしをケーブル１３の各芯線
で互いに接続した場合に、そのケーブル１３の芯線の断
線、短絡、誤配線をチェックするために、従来において
は第８図に示すケーブルチェッカが用いられていた。
すなわちパルス発生器１４から一定周期で発生するパル
スにより、シフト段がｎ段のシフトレジスタ１５がシフ
ト制御され、シフトレジスタ１５には初期状態でその初
段に“１”が入力される。シフトレジスタ１５の各シフ
ト段１５1〜１５nの各出力はドライブ回路１６でそれぞ
れ検査電圧にされて、コネクタ１１を通じて被検査ケー
ブル１３の各芯線１３1〜１３nの各一端へそれぞれ供給
される。ケーブル１３の各芯線１３1〜１３nの各出力は
コネクタ１２を通じて電圧比較部１７へ供給され、それ
ぞれ基準電圧発生部１８からの基準電圧と比較され、基
準電圧以上は“１”、以下は“０”として比較部１９へ
出力される。この電圧比較部１７の出力は比較部１９で
シフトレジスタ１５の出力と対応するものがそれぞれ比
較され、つまり、芯線１３1の入力と出力とが比較さ
れ、同様に芯線１３2〜１３nの各入力と各出力とがそれ
ぞれ比較される。この比較動作は、シフトレジスタ１５
において“１”が各シフト段にある時に１回づつ行われ
る。
スにより、シフト段がｎ段のシフトレジスタ１５がシフ
ト制御され、シフトレジスタ１５には初期状態でその初
段に“１”が入力される。シフトレジスタ１５の各シフ
ト段１５1〜１５nの各出力はドライブ回路１６でそれぞ
れ検査電圧にされて、コネクタ１１を通じて被検査ケー
ブル１３の各芯線１３1〜１３nの各一端へそれぞれ供給
される。ケーブル１３の各芯線１３1〜１３nの各出力は
コネクタ１２を通じて電圧比較部１７へ供給され、それ
ぞれ基準電圧発生部１８からの基準電圧と比較され、基
準電圧以上は“１”、以下は“０”として比較部１９へ
出力される。この電圧比較部１７の出力は比較部１９で
シフトレジスタ１５の出力と対応するものがそれぞれ比
較され、つまり、芯線１３1の入力と出力とが比較さ
れ、同様に芯線１３2〜１３nの各入力と各出力とがそれ
ぞれ比較される。この比較動作は、シフトレジスタ１５
において“１”が各シフト段にある時に１回づつ行われ
る。
検査開始時にはシフトレジスタ１５には初段１５1にの
み“１”が記憶・制御部２１からセットされている。こ
の状態で比較部１９はシフトレジスタ１５の各シフト段
の直接信号Ｓ1〜Ｓnとケーブル１３を経由した信号
Ｓ1′〜Ｓn′とを比較し、この時、例えば信号Ｓ1′と
Ｓ2′が共に“１”（オン）であれば芯線１３1と１３2
とが短絡しており、信号Ｓ2′のみが“１”であれば芯
線１３1と１３2とが誤配線であり、信号Ｓ1′が“０”
（オフ）の場合は、芯線１３1が断線であることがわか
る。つまり正常な配線であれば信号Ｓ1′〜Ｓn′と信号
Ｓ1〜Ｓnとが一致するはずである。これが不一致の時
は、比較部１９は信号Ｓ1〜Ｓnと信号Ｓ1′〜Ｓn′とを
記憶・制御部２１へ出力し、これらを記憶・制御部２１
は記憶する。
み“１”が記憶・制御部２１からセットされている。こ
の状態で比較部１９はシフトレジスタ１５の各シフト段
の直接信号Ｓ1〜Ｓnとケーブル１３を経由した信号
Ｓ1′〜Ｓn′とを比較し、この時、例えば信号Ｓ1′と
Ｓ2′が共に“１”（オン）であれば芯線１３1と１３2
とが短絡しており、信号Ｓ2′のみが“１”であれば芯
線１３1と１３2とが誤配線であり、信号Ｓ1′が“０”
（オフ）の場合は、芯線１３1が断線であることがわか
る。つまり正常な配線であれば信号Ｓ1′〜Ｓn′と信号
Ｓ1〜Ｓnとが一致するはずである。これが不一致の時
は、比較部１９は信号Ｓ1〜Ｓnと信号Ｓ1′〜Ｓn′とを
記憶・制御部２１へ出力し、これらを記憶・制御部２１
は記憶する。
シフトレジスタ１５がシフト段１５2〜１５nへと順次１
段ずれるごとに、同様の比較を行う。シフトレジスタ１
５の終段１５nに“１”が移り、この時の前記比較を終
了すると、記憶・制御部２１はその記憶内容をもとに検
査結果と異常個所の位置とを表示部２２に表示して検査
を終了する。
段ずれるごとに、同様の比較を行う。シフトレジスタ１
５の終段１５nに“１”が移り、この時の前記比較を終
了すると、記憶・制御部２１はその記憶内容をもとに検
査結果と異常個所の位置とを表示部２２に表示して検査
を終了する。
なお電圧比較部１７は各芯線対応に、その出力から誘導
雑音などを除去する低域通過波器と、芯線に流れる電
流を電圧として検出するための電流検出用抵抗器と、そ
の電流検出用抵抗器で検出された電圧と基準電圧とを比
較して“１”又は“０”を出力するコンパレータとから
構成されている。
雑音などを除去する低域通過波器と、芯線に流れる電
流を電圧として検出するための電流検出用抵抗器と、そ
の電流検出用抵抗器で検出された電圧と基準電圧とを比
較して“１”又は“０”を出力するコンパレータとから
構成されている。
「発明が解決しようとする課題」 第８図に示した従来のケーブルチェッカでは、被検査ケ
ーブル１３の芯線数だけ、シフトレジスタ１５、ドライ
ブ部１６、電圧比較部１７、比較部１９の各ビット数が
必要となり、ハードウエア規模が大きくなり、芯線数が
多いケーブルの検査に適さない。
ーブル１３の芯線数だけ、シフトレジスタ１５、ドライ
ブ部１６、電圧比較部１７、比較部１９の各ビット数が
必要となり、ハードウエア規模が大きくなり、芯線数が
多いケーブルの検査に適さない。
この発明の１つの目的はハードウエア規模が比較的小さ
くても多芯ケーブルの検査を行うことができるケーブル
チェッカを提供することにある。
くても多芯ケーブルの検査を行うことができるケーブル
チェッカを提供することにある。
この発明の他の目的は前記目的を達成するケーブルチェ
ッカにおいて検査時間を短縮することができる使用方法
を提供することにある。
ッカにおいて検査時間を短縮することができる使用方法
を提供することにある。
「課題を解決するための手段」 請求項１の発明によればシフトレジスタのｎ段の各シフ
ト段の出力はそれぞれｎ個の出力スイッチへ供給され、
これらｎ個の出力スイッチはそれぞれ各別のｍ個の出力
端子へ入力されたシフト段の出力を切替え供給すること
ができ、これらｎ×ｍ個の出力端子が被検査ケーブルの
各芯線の一端の対応するものに接続される。各別のｍ個
の入力端子に切替え接続することができる入力スイッチ
がｎ個設けられ、これらｎ×ｍ個の入力端子は被検査ケ
ーブルの各芯線の他端の対応するものにそれぞれ接続さ
れる。これらｎ個の入力スイッチの各出力と、シフトレ
ジスタの各シフト段の出力とが比較・全ビットオフ検出
部へ供給され、出力スイッチと入力スイッチとが同一芯
線の一端と他端とにそれぞれ接続されている状態で、比
較・全ビットオフ検出部は、その両入力が一致か不一致
かをチェックし、出力スイッチと入力スイッチとが同一
芯線に接続されていない状態では比較・全ビットオフ検
出部は各入力スイッチの出力がすべてゼロ（オフ）か否
かをチェックする。比較・全ビットオフ検出部で不一致
を検出した時、またすべてゼロではないことを検出した
時にその時の比較・全ビットオフ検出部の両入力とｎ個
の出力スイッチ及びｎ個の入力スイッチの各切替え状態
とが記憶・制御部に記憶される。記憶・制御部でｎ個の
出力スイッチ及びｎ個の入力スイッチの各切替え制御を
行い、検査が終了すると記憶した内容を読み出してチェ
ック結果と異常個所の位置とを表示部に表示する。
ト段の出力はそれぞれｎ個の出力スイッチへ供給され、
これらｎ個の出力スイッチはそれぞれ各別のｍ個の出力
端子へ入力されたシフト段の出力を切替え供給すること
ができ、これらｎ×ｍ個の出力端子が被検査ケーブルの
各芯線の一端の対応するものに接続される。各別のｍ個
の入力端子に切替え接続することができる入力スイッチ
がｎ個設けられ、これらｎ×ｍ個の入力端子は被検査ケ
ーブルの各芯線の他端の対応するものにそれぞれ接続さ
れる。これらｎ個の入力スイッチの各出力と、シフトレ
ジスタの各シフト段の出力とが比較・全ビットオフ検出
部へ供給され、出力スイッチと入力スイッチとが同一芯
線の一端と他端とにそれぞれ接続されている状態で、比
較・全ビットオフ検出部は、その両入力が一致か不一致
かをチェックし、出力スイッチと入力スイッチとが同一
芯線に接続されていない状態では比較・全ビットオフ検
出部は各入力スイッチの出力がすべてゼロ（オフ）か否
かをチェックする。比較・全ビットオフ検出部で不一致
を検出した時、またすべてゼロではないことを検出した
時にその時の比較・全ビットオフ検出部の両入力とｎ個
の出力スイッチ及びｎ個の入力スイッチの各切替え状態
とが記憶・制御部に記憶される。記憶・制御部でｎ個の
出力スイッチ及びｎ個の入力スイッチの各切替え制御を
行い、検査が終了すると記憶した内容を読み出してチェ
ック結果と異常個所の位置とを表示部に表示する。
請求項２の発明は請求項１の発明のケーブルチェッカを
使用する際に、ｎ個の出力スイッチが接続された芯線と
ｎ個の入力スイッチが接続された芯線とが異なる場合に
おける検査で、ｎ個の出力スイッチとｎ個の入力スイッ
チとの各切替え状態か設定されると、まずシフトレジス
タの各シフト段をすべて“１”とし、この時のｎ個の入
力スイッチの各出力がすべてゼロか否かをチェックし、
すべてゼロを検出した場合はｎ個の出力スイッチおよび
ｎ個の入力スイッチの各切替え状態を次の状態に設定
し、すべてゼロでないと検出されると、シフトレジスタ
に対し、その初段より“１”をシフトさせると共に各シ
フト段に“１”が入力されるごとにｎ個の入力スイッチ
の出力がすべてゼロか否かをチェックし、シフトレジス
タの終段に“１”がシフトされ、これに対するすべてゼ
ロか否かのチェックを行った後に、ｎ個の出力スイッチ
及びｎ個の入力スイッチの各切替え状態を次の状態に設
定する。
使用する際に、ｎ個の出力スイッチが接続された芯線と
ｎ個の入力スイッチが接続された芯線とが異なる場合に
おける検査で、ｎ個の出力スイッチとｎ個の入力スイッ
チとの各切替え状態か設定されると、まずシフトレジス
タの各シフト段をすべて“１”とし、この時のｎ個の入
力スイッチの各出力がすべてゼロか否かをチェックし、
すべてゼロを検出した場合はｎ個の出力スイッチおよび
ｎ個の入力スイッチの各切替え状態を次の状態に設定
し、すべてゼロでないと検出されると、シフトレジスタ
に対し、その初段より“１”をシフトさせると共に各シ
フト段に“１”が入力されるごとにｎ個の入力スイッチ
の出力がすべてゼロか否かをチェックし、シフトレジス
タの終段に“１”がシフトされ、これに対するすべてゼ
ロか否かのチェックを行った後に、ｎ個の出力スイッチ
及びｎ個の入力スイッチの各切替え状態を次の状態に設
定する。
以下同様のことを繰返す。
「実施例」 第１図にこの発明の実施例を示し、第８図と対応する部
分に同一符号を付けてある。この実施例ではシフトレジ
スタ１５の各シフト段１５1〜１５nの各出力はそれぞれ
ドライブ部１６を通じてｎ個の出力スイッチ２３1〜２
３nへそれぞれ供給される。これら出力スイッチ２３1〜
２３nはそれぞれ、各別のｍ個の出力端子２４1〜２４m
に切替え接続される。これらｎ×ｍ個の出力端子２４は
被検査ケーブル１３の芯線１３1〜１３m・nの各一端に接
続される。この例では出力スイッチ２３1〜２３nの各出
力端子２４1のｎ個が芯線１３1〜１３nにそれぞれ接続
され、出力スイッチ２３1〜２３nの各出力端子２４2の
ｎ個が芯線１３n+1〜１３2nにそれぞれ接続され、以下
同様に接続された場合である。
分に同一符号を付けてある。この実施例ではシフトレジ
スタ１５の各シフト段１５1〜１５nの各出力はそれぞれ
ドライブ部１６を通じてｎ個の出力スイッチ２３1〜２
３nへそれぞれ供給される。これら出力スイッチ２３1〜
２３nはそれぞれ、各別のｍ個の出力端子２４1〜２４m
に切替え接続される。これらｎ×ｍ個の出力端子２４は
被検査ケーブル１３の芯線１３1〜１３m・nの各一端に接
続される。この例では出力スイッチ２３1〜２３nの各出
力端子２４1のｎ個が芯線１３1〜１３nにそれぞれ接続
され、出力スイッチ２３1〜２３nの各出力端子２４2の
ｎ個が芯線１３n+1〜１３2nにそれぞれ接続され、以下
同様に接続された場合である。
ケーブル１３の他端側、つまりコネクタ１２と電圧比較
部１７との間にｎ個の入力スイッチ２５1〜２５nが設け
られ、これら入力スイッチ２５1〜２５nはそれぞれ各別
のｍ個の入力端子２６1〜２６mに切替え接続される。こ
れらｎ×ｍ個の入力端子２６は芯線１３1〜１３m・nの各
他端の対応するものと接続される。この芯線と入力端子
との接続は、芯線と出力端子との接続と同様の関係で行
う。入力スイッチ２５1〜２５nの各出力はそれぞれ電圧
比較部１７へ供給される。出力スイッチ２３1〜２３n及
び入力スイッチ２５1〜２５nはそれぞれ記憶・制御部２
１で各別に切替え制御されるが、出力スイッチ２３1〜
２３nは連動とされ、かつ入力スイッチ２５1〜２５nは
連動とされる。従って出力スイッチ２３1〜２３nは出力
端子２４1〜２４mの同一添字番号のものに同時に接続さ
れ、また入力スイッチ２５1〜２５nも入力端子２６1〜
２６mの同一添字番号のものに同時に接続される。これ
ら出力スイッチ２３1〜２３n、入力スイッチ２５1〜２
５nはそれぞれ１対ｍのアナログスイッチで構成され
る。
部１７との間にｎ個の入力スイッチ２５1〜２５nが設け
られ、これら入力スイッチ２５1〜２５nはそれぞれ各別
のｍ個の入力端子２６1〜２６mに切替え接続される。こ
れらｎ×ｍ個の入力端子２６は芯線１３1〜１３m・nの各
他端の対応するものと接続される。この芯線と入力端子
との接続は、芯線と出力端子との接続と同様の関係で行
う。入力スイッチ２５1〜２５nの各出力はそれぞれ電圧
比較部１７へ供給される。出力スイッチ２３1〜２３n及
び入力スイッチ２５1〜２５nはそれぞれ記憶・制御部２
１で各別に切替え制御されるが、出力スイッチ２３1〜
２３nは連動とされ、かつ入力スイッチ２５1〜２５nは
連動とされる。従って出力スイッチ２３1〜２３nは出力
端子２４1〜２４mの同一添字番号のものに同時に接続さ
れ、また入力スイッチ２５1〜２５nも入力端子２６1〜
２６mの同一添字番号のものに同時に接続される。これ
ら出力スイッチ２３1〜２３n、入力スイッチ２５1〜２
５nはそれぞれ１対ｍのアナログスイッチで構成され
る。
電圧比較部１７のｎ個の出力信号Ｓ1′〜Ｓn′と、シフ
トレジスタ１５のシフト段１５1〜１５nの各出力信号Ｓ
1〜Ｓnとが比較・全ビットオフ検出部２７に入力され
る。比較・全ビットオフ検出部２７は記憶・制御部２１
からのモード制御信号ｘに応じて比較モードと全ビット
オフ検出モードとの何れかの動作を行い、比較モードで
両入力信号Ｓ1′〜Ｓn′とＳ1〜Ｓnとが一致しているか
否かがチェックされ、全ビットオフ検出モードで信号Ｓ
1′〜Ｓn′の全ビットが“０”（オフ）か否かがチェッ
クされる。比較・全ビットオフ検出部２７は例えば第２
図に示すように構成される。この例はｎ＝４の場合で電
圧比較部１７からの信号Ｓ1′〜Ｓ4′が比較器２８へ供
給されると共に、ゲート２９1〜２９4へ供給される。ま
たシフトレジスタ１５からの信号Ｓ1〜Ｓ4がゲート３１
1〜３１4へ供給され、ゲート３１1〜３１4にモード制御
信号ｘが供給され、ゲート３１1〜３１4の出力は比較器
２８へ供給されると共にゲート３２1〜３２4へ供給され
る。比較モードにおいてはｘは“１”とされ、信号Ｓ1
〜Ｓ4と信号Ｓ1′〜Ｓ4′とが比較器２８で比較され、
両者が一致すると比較器２８から“１”が出力され、不
一致の時は比較器２８から“０”が出力され、そのイン
バータ３３により反転出力がゲート２９1〜２９4及び３
２1〜３２4へ供給され、これらゲートが開らかれる。全
ビットオフ検出モードではｘは“０”とされ、ゲート３
１1〜３１4が閉じ、従って比較器２８で信号Ｓ1′〜
Ｓ4′と“０”〜“０”と比較され、信号Ｓ1′〜Ｓ4′
の何れかが“０”でないと、比較器２８の出力は“０”
となり、ゲート２９1〜２９4及び３２1〜３２4が開らか
れる。
トレジスタ１５のシフト段１５1〜１５nの各出力信号Ｓ
1〜Ｓnとが比較・全ビットオフ検出部２７に入力され
る。比較・全ビットオフ検出部２７は記憶・制御部２１
からのモード制御信号ｘに応じて比較モードと全ビット
オフ検出モードとの何れかの動作を行い、比較モードで
両入力信号Ｓ1′〜Ｓn′とＳ1〜Ｓnとが一致しているか
否かがチェックされ、全ビットオフ検出モードで信号Ｓ
1′〜Ｓn′の全ビットが“０”（オフ）か否かがチェッ
クされる。比較・全ビットオフ検出部２７は例えば第２
図に示すように構成される。この例はｎ＝４の場合で電
圧比較部１７からの信号Ｓ1′〜Ｓ4′が比較器２８へ供
給されると共に、ゲート２９1〜２９4へ供給される。ま
たシフトレジスタ１５からの信号Ｓ1〜Ｓ4がゲート３１
1〜３１4へ供給され、ゲート３１1〜３１4にモード制御
信号ｘが供給され、ゲート３１1〜３１4の出力は比較器
２８へ供給されると共にゲート３２1〜３２4へ供給され
る。比較モードにおいてはｘは“１”とされ、信号Ｓ1
〜Ｓ4と信号Ｓ1′〜Ｓ4′とが比較器２８で比較され、
両者が一致すると比較器２８から“１”が出力され、不
一致の時は比較器２８から“０”が出力され、そのイン
バータ３３により反転出力がゲート２９1〜２９4及び３
２1〜３２4へ供給され、これらゲートが開らかれる。全
ビットオフ検出モードではｘは“０”とされ、ゲート３
１1〜３１4が閉じ、従って比較器２８で信号Ｓ1′〜
Ｓ4′と“０”〜“０”と比較され、信号Ｓ1′〜Ｓ4′
の何れかが“０”でないと、比較器２８の出力は“０”
となり、ゲート２９1〜２９4及び３２1〜３２4が開らか
れる。
第３図に出力スイッチ２３（２３1〜２３n）の切替え先
と、入力スイッチ２５の切替え先との組合せを示し、出
力スイッチ２３の切替え先の出力端子２４の添字の番号
と入力スイッチ２５の切替え先の入力端子２６の添字の
番号とが一致した○印の切替え状態では、出力スイッチ
２３1〜２３nがそれぞれ接続された芯線に、入力スイッ
チ２５1〜２５nがそれぞれ接続された状態であって、ケ
ーブル１３に断線などがない正常な場合は信号Ｓ1′〜
Ｓn′と信号Ｓ1〜Ｓnとが一致するはずである。第３図
中の×印の切替え状態は出力スイッチ２３1〜２３nが接
続されている芯線と、入力スイッチ２５1〜２５nが接続
されている芯線とが異なる状態であって、ケーブル１３
が正常な場合は信号Ｓ1′〜Ｓn′はすべて“０”（オ
フ）である。
と、入力スイッチ２５の切替え先との組合せを示し、出
力スイッチ２３の切替え先の出力端子２４の添字の番号
と入力スイッチ２５の切替え先の入力端子２６の添字の
番号とが一致した○印の切替え状態では、出力スイッチ
２３1〜２３nがそれぞれ接続された芯線に、入力スイッ
チ２５1〜２５nがそれぞれ接続された状態であって、ケ
ーブル１３に断線などがない正常な場合は信号Ｓ1′〜
Ｓn′と信号Ｓ1〜Ｓnとが一致するはずである。第３図
中の×印の切替え状態は出力スイッチ２３1〜２３nが接
続されている芯線と、入力スイッチ２５1〜２５nが接続
されている芯線とが異なる状態であって、ケーブル１３
が正常な場合は信号Ｓ1′〜Ｓn′はすべて“０”（オ
フ）である。
そこで第３図中の○印の切替え状態は以下の手順でチェ
ックする。先ず第４図に示すように出力スイッチ２３1
〜２３nをそれぞれ出力端子２４1に接続し、入力スイッ
チ２５1〜２５nをそれぞれ入力端子２６1に接続し、そ
の後シフトレジスタ１５の初段１５1のみを“１”と
し、比較・全ビットオフ検出部２７は比較モード（ｘ＝
１）とされ、シフトレジスタ１５からの直接信号Ｓ1〜
Ｓnと電圧比較部１７の出力信号Ｓ1′〜Ｓn′との比較
が行われ、両者が不一致の時は比較・全ビットオフ検出
部２７から信号Ｓ1〜Ｓn及びＳ1′〜Ｓn′が出力され、
これらは記憶・制御部２１にそのチェックタイミングで
その時の出力スイッチ２３1〜２３n及び入力スイッチ２
５1〜２５nの切替え状態と共に記憶される。信号Ｓ1〜
ＳnとＳ1′〜Ｓn′とが一致している時は、この記憶は
行われない。パルス発生部１４からのパルスにより、シ
フトレジスタ１５のシフト段１５2のみが“１”とな
り、この時も、信号Ｓ1〜Ｓnと信号Ｓ1′〜Ｓn′との比
較を同様に行い、不一致の時はその信号と切替え状態と
を記憶し、以下同様にシフト段１５3〜１５nの各１つに
“１”がシフトするごとに、信号Ｓ1〜Ｓnと信号Ｓ1′
〜Ｓn′との比較を行う。シフト段１５nが“１”にな
り、その時の信号の比較を行った後、出力スイッチ２３
1〜２３nを出力端子２４2に切替え、入力スイッチ２５1
〜２５nを入力端子２６2に切替え、シフトレジスタ１５
の初段１５1のみを“１”として以下同様のことを繰返
す。このようにして出力スイッチ２３1〜２３nを出力端
子２４mに切替え、入力スイッチ２５1〜２５nを入力端
子２６mに切替え、シフトレジスタ１５の初段１５1のみ
を“１”として同様のことを行って、○印の切替え状態
に対するチェックは終了する。
ックする。先ず第４図に示すように出力スイッチ２３1
〜２３nをそれぞれ出力端子２４1に接続し、入力スイッ
チ２５1〜２５nをそれぞれ入力端子２６1に接続し、そ
の後シフトレジスタ１５の初段１５1のみを“１”と
し、比較・全ビットオフ検出部２７は比較モード（ｘ＝
１）とされ、シフトレジスタ１５からの直接信号Ｓ1〜
Ｓnと電圧比較部１７の出力信号Ｓ1′〜Ｓn′との比較
が行われ、両者が不一致の時は比較・全ビットオフ検出
部２７から信号Ｓ1〜Ｓn及びＳ1′〜Ｓn′が出力され、
これらは記憶・制御部２１にそのチェックタイミングで
その時の出力スイッチ２３1〜２３n及び入力スイッチ２
５1〜２５nの切替え状態と共に記憶される。信号Ｓ1〜
ＳnとＳ1′〜Ｓn′とが一致している時は、この記憶は
行われない。パルス発生部１４からのパルスにより、シ
フトレジスタ１５のシフト段１５2のみが“１”とな
り、この時も、信号Ｓ1〜Ｓnと信号Ｓ1′〜Ｓn′との比
較を同様に行い、不一致の時はその信号と切替え状態と
を記憶し、以下同様にシフト段１５3〜１５nの各１つに
“１”がシフトするごとに、信号Ｓ1〜Ｓnと信号Ｓ1′
〜Ｓn′との比較を行う。シフト段１５nが“１”にな
り、その時の信号の比較を行った後、出力スイッチ２３
1〜２３nを出力端子２４2に切替え、入力スイッチ２５1
〜２５nを入力端子２６2に切替え、シフトレジスタ１５
の初段１５1のみを“１”として以下同様のことを繰返
す。このようにして出力スイッチ２３1〜２３nを出力端
子２４mに切替え、入力スイッチ２５1〜２５nを入力端
子２６mに切替え、シフトレジスタ１５の初段１５1のみ
を“１”として同様のことを行って、○印の切替え状態
に対するチェックは終了する。
第３図中の×印の切替え状態のチェックは次のようにし
て行う。この時は比較・全ビットオフ検出部２７は全ビ
ットオフ検出モード（ｘ＝０）とされる。第３図中の×
印の切替え状態に予め順番を付けておき、その１番目の
状態に出力スイッチ２３1〜２３nと入力スイッチ２５1
〜２５nとを切替え設定する。その後、シフトレジスタ
１５の初段１５1のみを“１”とし、その時の信号Ｓ1′
〜Ｓn′がすべて“０”か否かを比較・全ビットオフ検
出部２７でチェックし、すべてが“０”ではない時は、
信号Ｓ1′〜Ｓn′と信号Ｓ1〜Ｓnとが出力され、これ
と、その時の出力スイッチ２３1〜２３n及び入力スイッ
チ２５1〜２５nの切替え状態とが記憶・制御部２１に記
憶される。シフトレジスタ１５のシフト段１５2〜１５n
に“１”が順次移るごとに、信号Ｓ1′〜Ｓn′がすべて
“０”か否かがチェックされ、同様のことが行われる。
シフト段１５nが“１”となった時のチェックが終了す
ると、次の番の×印の切替え状態に出力スイッチ２３1
〜２３n及び入力スイッチ２５1〜２５nを設定し、シフ
トレジスタ１５の初段１５1のみを“１”として同様の
ことを繰返す。以下同様にして、×印の切替え状態のす
べてについて行う。
て行う。この時は比較・全ビットオフ検出部２７は全ビ
ットオフ検出モード（ｘ＝０）とされる。第３図中の×
印の切替え状態に予め順番を付けておき、その１番目の
状態に出力スイッチ２３1〜２３nと入力スイッチ２５1
〜２５nとを切替え設定する。その後、シフトレジスタ
１５の初段１５1のみを“１”とし、その時の信号Ｓ1′
〜Ｓn′がすべて“０”か否かを比較・全ビットオフ検
出部２７でチェックし、すべてが“０”ではない時は、
信号Ｓ1′〜Ｓn′と信号Ｓ1〜Ｓnとが出力され、これ
と、その時の出力スイッチ２３1〜２３n及び入力スイッ
チ２５1〜２５nの切替え状態とが記憶・制御部２１に記
憶される。シフトレジスタ１５のシフト段１５2〜１５n
に“１”が順次移るごとに、信号Ｓ1′〜Ｓn′がすべて
“０”か否かがチェックされ、同様のことが行われる。
シフト段１５nが“１”となった時のチェックが終了す
ると、次の番の×印の切替え状態に出力スイッチ２３1
〜２３n及び入力スイッチ２５1〜２５nを設定し、シフ
トレジスタ１５の初段１５1のみを“１”として同様の
ことを繰返す。以下同様にして、×印の切替え状態のす
べてについて行う。
このようにして第３図に示したすべての切替えの組合せ
状態についてのチェックを完了すると、記憶・制御部２
１は、記憶データをもとに表示部２２に検査結果を表示
する。つまり記憶データが一つも無い場合はケーブル１
３が正しく配線されている旨を表示し、記憶データが一
つ以上ある場合は異常個所を表示する。第１図に示した
ように芯線番号を付けた場合は、出力側番号は、出力ス
イッチ２３1〜２３nの切替え出力端子を２４i（ｉ＝
１，２，…，ｍ）とすると、（ｉ−１）×ｎ＋log2（Ｓ
1′，…，Ｓn′）で表わせ、入力側番号は、入力スイッ
チ２５1〜２５nの切替え入力端子を２６i（ｉ＝１，
２，…，ｍ）とすると、（ｉ−１）×ｎ＋log
2（Ｓ1′，…，Ｓn′）で表わせる。これらＳ1′，…，
Ｓn′は２進数でそのlog2は１０進数変換をしているこ
とになる。
状態についてのチェックを完了すると、記憶・制御部２
１は、記憶データをもとに表示部２２に検査結果を表示
する。つまり記憶データが一つも無い場合はケーブル１
３が正しく配線されている旨を表示し、記憶データが一
つ以上ある場合は異常個所を表示する。第１図に示した
ように芯線番号を付けた場合は、出力側番号は、出力ス
イッチ２３1〜２３nの切替え出力端子を２４i（ｉ＝
１，２，…，ｍ）とすると、（ｉ−１）×ｎ＋log2（Ｓ
1′，…，Ｓn′）で表わせ、入力側番号は、入力スイッ
チ２５1〜２５nの切替え入力端子を２６i（ｉ＝１，
２，…，ｍ）とすると、（ｉ−１）×ｎ＋log
2（Ｓ1′，…，Ｓn′）で表わせる。これらＳ1′，…，
Ｓn′は２進数でそのlog2は１０進数変換をしているこ
とになる。
上述の説明では芯線数がＮ＝ｎ・ｍのケーブル１３を検
査するに必要な時間Ｔは Ｔ＝ｍ2・ｎ・Ｔp となる。Ｔpはパルス発生部１４のパルス周期である。
査するに必要な時間Ｔは Ｔ＝ｍ2・ｎ・Ｔp となる。Ｔpはパルス発生部１４のパルス周期である。
Ｔpはケーブル１３のインダクタンス成分による信号遅
延を考慮すると、ある程度以上短縮することはできな
い。ｎを増やすと回路規模が大きくなる。Ｔpとｎとを
一定のまま、ケーブル芯線数Ｎをａ倍にすると、検査時
間Ｔはａ2倍となり、芯線数が多くなると検査時間が著
しく長くなる。例えばＴp＝５ms、ｎ＝８とすると、 となる。請求項の２の発明によればこの問題を解決する
ことができる。つまり第３図中の×印の切替え状態にお
いては、シフトレジスタ１５の各シフト段１５1〜１５n
をすべて“１”としても、信号Ｓ1′〜Ｓn′がすべて
“０”であれば、この切替え状態において、シフトレジ
スタ１５のシフト段１５1〜１５nを１つづつ“１”とし
ても、その各シフト状態で信号Ｓ1′〜Ｓn′の何れかが
“１”となることはあり得ない。そこで×印の切替え状
態のチェックにおいては、予め決めた順で１つの×印の
切替え状態は出力スイッチ２３1〜２３nと入力スイッチ
２５1〜２５nとを切替え設定し、第５図に示すようにシ
フトレジスタ１５の各シフト段１５1〜１５nをすべて
“１”にセットし、この時の信号Ｓ1′〜Ｓn′がすべて
“０”か否かをチェックし、もしすべて“０”の場合は
第５図に示すように出力スイッチ２３1〜２３nと入力ス
イッチ２５1〜２５nとを次の切替え状態に切替え設定し
て同様にシフト段１５1〜１５nをすべて“１”として信
号Ｓ1′〜Ｓn′がすべて“０”であるか否かをチェック
する。
延を考慮すると、ある程度以上短縮することはできな
い。ｎを増やすと回路規模が大きくなる。Ｔpとｎとを
一定のまま、ケーブル芯線数Ｎをａ倍にすると、検査時
間Ｔはａ2倍となり、芯線数が多くなると検査時間が著
しく長くなる。例えばＴp＝５ms、ｎ＝８とすると、 となる。請求項の２の発明によればこの問題を解決する
ことができる。つまり第３図中の×印の切替え状態にお
いては、シフトレジスタ１５の各シフト段１５1〜１５n
をすべて“１”としても、信号Ｓ1′〜Ｓn′がすべて
“０”であれば、この切替え状態において、シフトレジ
スタ１５のシフト段１５1〜１５nを１つづつ“１”とし
ても、その各シフト状態で信号Ｓ1′〜Ｓn′の何れかが
“１”となることはあり得ない。そこで×印の切替え状
態のチェックにおいては、予め決めた順で１つの×印の
切替え状態は出力スイッチ２３1〜２３nと入力スイッチ
２５1〜２５nとを切替え設定し、第５図に示すようにシ
フトレジスタ１５の各シフト段１５1〜１５nをすべて
“１”にセットし、この時の信号Ｓ1′〜Ｓn′がすべて
“０”か否かをチェックし、もしすべて“０”の場合は
第５図に示すように出力スイッチ２３1〜２３nと入力ス
イッチ２５1〜２５nとを次の切替え状態に切替え設定し
て同様にシフト段１５1〜１５nをすべて“１”として信
号Ｓ1′〜Ｓn′がすべて“０”であるか否かをチェック
する。
シフト段１５1〜１５nをすべて“１”として信号Ｓ1′
〜Ｓn′がすべて“０”であるか否かをチェックした時
にすべて“０”ではない場合は第６図に示すように、そ
の切替え状態のまま、シフトレジスタ１５の初段１５1
のみを“１”として信号Ｓ1′〜Ｓn′がすべて“０”か
否かをチェックし、以下“１”がシフトレジスタ１５の
各シフト段１５2〜１５nに順次移るごとに信号Ｓ1′〜
Ｓn′がすべて“０”か否かをチェックし、すべて
“０”ではないことが検出されると、その時の信号
Ｓ1′〜Ｓn′，Ｓ1〜Ｓn、スイッチの切替え状態を記録
・制御部２１に記憶する。シフトレジスタ１５の終段１
５nが“１”となり、その時の信号Ｓ1′〜Ｓn′のチェ
ックを終了した後に、次の×印の切替え状態に出力スイ
ッチ２３1〜２３n、入力スイッチ２５1〜２５nを切替え
設定し、シフトレジスタ１５の各シフト段１５1〜１５n
をすべて“１”として以下同様のことを行う。
〜Ｓn′がすべて“０”であるか否かをチェックした時
にすべて“０”ではない場合は第６図に示すように、そ
の切替え状態のまま、シフトレジスタ１５の初段１５1
のみを“１”として信号Ｓ1′〜Ｓn′がすべて“０”か
否かをチェックし、以下“１”がシフトレジスタ１５の
各シフト段１５2〜１５nに順次移るごとに信号Ｓ1′〜
Ｓn′がすべて“０”か否かをチェックし、すべて
“０”ではないことが検出されると、その時の信号
Ｓ1′〜Ｓn′，Ｓ1〜Ｓn、スイッチの切替え状態を記録
・制御部２１に記憶する。シフトレジスタ１５の終段１
５nが“１”となり、その時の信号Ｓ1′〜Ｓn′のチェ
ックを終了した後に、次の×印の切替え状態に出力スイ
ッチ２３1〜２３n、入力スイッチ２５1〜２５nを切替え
設定し、シフトレジスタ１５の各シフト段１５1〜１５n
をすべて“１”として以下同様のことを行う。
第３図中の○印の切替え状態の１つについての検査時間
はｎ・Ｔpである。×印の切替え状態の１つについての
検査時間は、シフト段１５1〜１５nをすべて“１”とし
た時にすべて“０”が検査された時はＴp、すべて
“０”が検出されない時は、（ｎ＋１）Ｔpとなる。○
印の数はｍ、×印の数はｍ2−ｍであるから、シフト段
１５1〜１５nをすべて“１”とした時にすべて“０”が
検出されなかった数をＱとすると全体の検査時間Ｔは Ｔ＝mnTp+(m2-m-Q)・Tp+Q(n+1)Tp ＝(mn+m(m-1)+Qn)Tp となる。Ｔp＝５ミリ秒、ｎ＝８、Ｎ＝１２８、ｍ＝Ｎ
／ｎ＝１６とすると、 Ｑ＝０でＴ＝(16.8+16(16-1))・5＝1840ミリ秒 Ｑ＝５でＴ＝(16.8+16(16-1)+8.5)・5＝2040ミリ秒 Ｑ＝210で Ｔ＝(16.8+16(16-1)+8.210)・5＝10240ミリ秒 となる。一般には１２８芯ケーブルで５個所も誤配線、
短絡はあり得ないから、仮りに５個所の誤配線などがあ
ったとしても、この請求項２の発明を用いない場合に対
し、この請求項２の発明によれば、検査時間は約1/5に
なる。
はｎ・Ｔpである。×印の切替え状態の１つについての
検査時間は、シフト段１５1〜１５nをすべて“１”とし
た時にすべて“０”が検査された時はＴp、すべて
“０”が検出されない時は、（ｎ＋１）Ｔpとなる。○
印の数はｍ、×印の数はｍ2−ｍであるから、シフト段
１５1〜１５nをすべて“１”とした時にすべて“０”が
検出されなかった数をＱとすると全体の検査時間Ｔは Ｔ＝mnTp+(m2-m-Q)・Tp+Q(n+1)Tp ＝(mn+m(m-1)+Qn)Tp となる。Ｔp＝５ミリ秒、ｎ＝８、Ｎ＝１２８、ｍ＝Ｎ
／ｎ＝１６とすると、 Ｑ＝０でＴ＝(16.8+16(16-1))・5＝1840ミリ秒 Ｑ＝５でＴ＝(16.8+16(16-1)+8.5)・5＝2040ミリ秒 Ｑ＝210で Ｔ＝(16.8+16(16-1)+8.210)・5＝10240ミリ秒 となる。一般には１２８芯ケーブルで５個所も誤配線、
短絡はあり得ないから、仮りに５個所の誤配線などがあ
ったとしても、この請求項２の発明を用いない場合に対
し、この請求項２の発明によれば、検査時間は約1/5に
なる。
「発明の効果」 以上述べたように請求項１の発明のによれば切替え接点
数がｍの出力スイッチと入力スイッチとをｎ＝Ｎ／ｍ
（Ｎは芯線数）設けることにより、シフトレジスタ１５
の段数、ドライブ部１６、電圧比較部１７、比較・全ビ
ットオフ検出部２７の各部がＮ／ｍとなり、これらをＮ
個ずつ設ける場合と比較してハードウエアの規模を小さ
くすることができ、多芯数ケーブルの検査を行うことが
できるものでも比較的小規模に作ることができる。
数がｍの出力スイッチと入力スイッチとをｎ＝Ｎ／ｍ
（Ｎは芯線数）設けることにより、シフトレジスタ１５
の段数、ドライブ部１６、電圧比較部１７、比較・全ビ
ットオフ検出部２７の各部がＮ／ｍとなり、これらをＮ
個ずつ設ける場合と比較してハードウエアの規模を小さ
くすることができ、多芯数ケーブルの検査を行うことが
できるものでも比較的小規模に作ることができる。
また請求項２の発明によれば請求項１の発明によるケー
ブルチェッカを用いてその検査時間を大幅に短縮するこ
とができる。
ブルチェッカを用いてその検査時間を大幅に短縮するこ
とができる。
第１図は請求項１の発明の実施例を示すブロック図、第
２図はその比較・全ビットオフ検出部２７の具体例を示
すブロック図、第３図は出力スイッチの切替え状態と入
力スイッチの切替え状態との組合せを示す図、第４図は
第１図の動作を示すタイムチャート、第５図及び第６図
はそれぞれ請求項２の発明の実施例の動作を示すタイム
チャート、第７図は被検査ケーブルの例を示す図、第８
図は従来のケーブルチェッカを示すブロック図である。
２図はその比較・全ビットオフ検出部２７の具体例を示
すブロック図、第３図は出力スイッチの切替え状態と入
力スイッチの切替え状態との組合せを示す図、第４図は
第１図の動作を示すタイムチャート、第５図及び第６図
はそれぞれ請求項２の発明の実施例の動作を示すタイム
チャート、第７図は被検査ケーブルの例を示す図、第８
図は従来のケーブルチェッカを示すブロック図である。
Claims (2)
- 【請求項１】ｎ段（ｎは２以上の整数）のシフト段を有
するシフトレジスタと、 そのシフトレジスタの各シフト段の出力がそれぞれ供給
され、その出力をそれぞれｍ個（ｍは２以上の整数）の
出力端子へ切替え出力することができ、これらｎ×ｍ個
の出力端子が被検査ケーブルの各芯線の一端の対応する
ものに接続されるｎ個の出力スイッチと、 それぞれｍ個の入力端子へ切替え接続することができ、
これらｍ×ｎ個の入力端子がそれぞれ上記被検査ケーブ
ルの各芯線の他端の対応するものにそれぞれ接続される
ｎ個の入力スイッチと、 これらｎ個の入力スイッチの各出力と、上記シフトレジ
スタの各シフト段の出力とが入力され、設定されたモー
ドに応じて、その両入力が一致しているか否かをチェッ
クするか上記入力スイッチからのｎ個の入力がすべてゼ
ロか否かをチェックする比較・全ビットオフ検出部と、 上記ｎ個の出力スイッチ及び上記ｎ個の入力スイッチの
切替え制御と、上記比較・全ビットオフ検出部に対する
モード設定とを行い、上記比較・全ビットオフ検出部が
不一致を検出した時、及びすべてゼロではないことを検
出した時に、その時の上記比較・全ビットオフ検出部の
両入力と、上記ｎ個の出力スイッチ及び上記ｎ個の入力
スイッチの各切替え状態とを記憶し、その記憶状態から
上記ケーブルの異常個所位置を検出する記憶・制御部
と、 その検出された異常個所を表示する表示部と、を具備す
ることを特徴とするケーブルチェッカ。 - 【請求項２】請求項１に記載のケーブルチェッカの使用
方法であって、 上記ｎ個の出力スイッチが接続された上記ケーブルの芯
線と、上記ｎ個の入力スイッチが接続された上記ケーブ
ルの芯線とが異なる場合における検査で、 上記ｎ個の出力スイッチ及び上記ｎ個の入力スイッチの
各切替え状態が設定されると、まず上記シフトレジスタ
の各シフト段をすべて“１”とし、この時の上記ｎ個の
入力スイッチの各出力が上記比較・全ビットオフ検出部
ですべてゼロか否かをチェックし、すべてゼロの場合は
上記ｎ個の出力スイッチ及び上記ｎ個の入力スイッチの
各切替え状態を次の状態に設定し、 すべてゼロでないと検出されると、上記シフトレジスタ
に対し、その初段より“１”をシフトさせると共に、そ
の各シフト段に“１”が入力されるごとに上記ｎ個の入
力スイッチの出力がすべてゼロか否かを上記比較・全ビ
ットオフ検出部でチェックし、 上記シフトレジスタの最終段に“１”がシフトされ、こ
れに対する上記すべてゼロか否かのチェックを行った
後、上記ｎ個の出力スイッチ及び上記ｎ個の入力スイッ
チの各切替え状態を次の状態に設定し、以下同様のこと
を繰返す、 ことを特徴とするケーブルチェッカの使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104607A JPH0652293B2 (ja) | 1990-04-20 | 1990-04-20 | ケーブルチェッカ及びその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104607A JPH0652293B2 (ja) | 1990-04-20 | 1990-04-20 | ケーブルチェッカ及びその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042975A JPH042975A (ja) | 1992-01-07 |
| JPH0652293B2 true JPH0652293B2 (ja) | 1994-07-06 |
Family
ID=14385111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104607A Expired - Lifetime JPH0652293B2 (ja) | 1990-04-20 | 1990-04-20 | ケーブルチェッカ及びその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652293B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09182170A (ja) * | 1995-12-22 | 1997-07-11 | Norio Nishio | リモートコントローラのサーチ装置 |
| US9280141B2 (en) | 2012-04-11 | 2016-03-08 | Bose Corporation | Controlling table music system |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5244755B2 (ja) * | 2009-09-29 | 2013-07-24 | 本田技研工業株式会社 | 短絡検出方法 |
| JP2015001488A (ja) * | 2013-06-18 | 2015-01-05 | 株式会社日立製作所 | 導通確認方法及び導通確認装置 |
-
1990
- 1990-04-20 JP JP2104607A patent/JPH0652293B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09182170A (ja) * | 1995-12-22 | 1997-07-11 | Norio Nishio | リモートコントローラのサーチ装置 |
| US9280141B2 (en) | 2012-04-11 | 2016-03-08 | Bose Corporation | Controlling table music system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042975A (ja) | 1992-01-07 |
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