JPH06510872A - 最適化された記憶編成を有するファジィロジックコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 最適化された記憶編成を有する ファジィロジックコントローラ 本発明は、請求項１の上位概念に記載のファジィロジックコントローラに関する 。

この形式のファジィロジックコントローラは例えば、＋Ａ　ＶＬＳＩ　Ｆｕｚｚ ｙ　Ｌｏｇｉｃ　（：ｏｎｔｒｏｌｌｅｒ　ｗｉｔｈ　Ｒｅｃｏｎｆｉｇｕｒａ ｂｌｅ、　Ｃａ５ｃａｄａｂｌｅ　Ａｒｃｈｉｔｅｃｔｕｒｅ”　（ＩＥＥＥ　 Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、 　２５．　Ｎｏ、２．１９９０年４月、第３７６ないし３８１頁）というタイト ルのＷａｔａｎａｂｅ著の刊行物がら公知である。その際場合によってはワンチ ップメモリを有するファジィロジックコントローラが扱われており、その場合ワ ンチップメモリは比較的多くの記憶場所、ひいてはチップ面積を必要とする。

そこで本発明の課題は、そのロジックに基づいて最適化された記憶（メモ１月編 成を可能にしかつこれにより僅かな記憶スペースしか必要でないファジィロジッ クコントローラを提供することである。この課題は、本発明によれば、請求項１ の特徴部分に記載の構成によって解決される。

本発明により得られる利点は殊に、僅かな所要記憶容態に基づいて、必要とされ るメモリがファジィロジックコントローラの半導体チップ上に問題なく実現可能 であるという点にある。

請求項２ないし４には、ファジィロジックコントローラの有利な実施例が記載さ れている。

次に本発明を図示の実施例につき図面を用いて詳細に説明する０図中、 第１図は、本発明のファジィロジックコントローラの回路略図であり、 第２ａないし第２ｄ図は、第１図のファジィロジックコントローラにおける、入 力メンバシップ関数、入力メンバシップ関数に対する番号およびメンバシップ関 数の部分を示す線図であり、 第３図は、種々異なったファジィコントローラに対する、入力側の数に依存した 、所要記憶場所を表す線図である。

第１図において、入力信号１１・・・Ｉ４に対するｆ＝４の入力側おまび出力信 号０に対する１つの出力側を有する本発明のファジィロジックコントローラが示 されており、その際入力側は入カ分解能ｅ＝５ビットを有しかつ出力側は出方分 解能ｄ＝５ビットを有する。

信号Ｉｔに対する入力側は、バッファ／デコーダ回路ＢＤＩの入力側に接続され ており、バッファ／デコーダ回路ＢＤＩは出力側に、入力メモリｊ１ＭＥＭに対 する２’＝３２のアドレスを発生する。入力メモリＩＩＭＥＭにおいて、人力信 号ＩＩの言語値の番号Ｎｌに、入力信号ＩＩの入力メンバシップ関数の第１の部 分ＺＬおよび入力信号１１の入力メンバシップ関数の別の部分ＺＨが記憶可能で ある。その際入力メンバシップ関数の部分ＺＬおよびＺＨの分解能は、ｉ＝３ビ ットである。その際入力メモリＩＩＭＥＭの出力側において取り出し可能な番号 Ｎｌはその都度、ＩＩの第１の当該の言語値ＬＶＬに対しては直接、番号マルチ プレクサＭＵＸ１ａの入力側に供給されかつ１１の別の当該の言語値ＬＶＨに対 する番号はインクリメント装置ｌＮＣｌを介して番号マルチプレクサＭＵＸｌａ の入力側に供給されかつこのマルチプレクサを通ってその都度のマルチプレクサ 制御信号ｍｌに依存して択一的に調整デコーダＲＤＥＣのそれぞれの入力側に通 し接続される。第１図および第２ａ図が示すように、１１の入力メンバシップ関 数のオーバラップ度がｈ；２であるとき、別の当該の言語値ＬＶＨの番号はイン クリメント装置ｌＮＣｌにおいてＮＩ＋１になる１番号マルチプレクサＭＵＸ１ ａはこの場合、１アウトオブ２マルチプレクサから成りかつマルチプレクサ制御 信号ｍｌはこの場合僅か１ビット幅である。入力メモリ１１の別の出力側におい て、入力メンバシップ関数の第１の部分ＺＬおよびｈ−１＝１個の別の部分ＺＨ が取り出されかつメンバシップ関数マルチプレクサＭＵＸｌｂに供給される。メ ンバシップ関数マルチプレクサＭＵＸ　１　ｂはこの場合、同様にマルチプレク サ制御信号ｍ１によって制御可能である１アウトオブ２マルチプレクサから成っ ている。メンバシップ関数マルチプレクサＭＵＸｌｂの出力側は、最小値／最大 値回路ＭＩ　ＮＭＡＸの入力側に接続されている。同様の仕方において、入力信 号１１・・・Ｉ４に対する入力側は、バッファ／デコーダ回路ＢＤ２・・・ＢＤ ４および入力メモリ回路１２ＭＥＭ・・・Ｉ　４ＭＥＭを介して、一方において インクリメント回路ｌＮＣ２・・・ｌＮＧ４および番号マルチプレクサＭＵＸ２ ａ・・・ＭＵＸ４ａを通って調整デコーダＲＤＥＣに接続されておりかつ他方に おいてメンバシップ関数マルチプレクサＭＵＸ２ｂ・・・ＭＵＸ４ｂを介して最 小値／最大値回路の入力側に接続されている。調整デコーダＲＤＥＣは大抵、固 定配線から成っているが、フレキシビリティを高めるために、ＲＡＭまたはＲＯ Ｍなどの形のメモリから成ることができる。調整デコーダＲＤＥＣを通して、後 置接続された出力メモリＯＭＥＭに対するアドレスの形の出力信号の言語値の番 号Ｎｏが形成される。出力マルチプレクサＭＵＸＯを用いて、２’＝３２の３ビ ット幅のメモリ出力側から、５ビット幅のマルチプレクサ制御信号ｍｓによって 、その都度順次、３ビット幅の出力信号が選択されかつ最小値／最大値回路の入 力側に供給される。ここで入力メモリＩＩＭＥＭの記憶容量は、入力当たり、２ ＠＊　（ｇ＋ｈ＊１）＝２’＊　（３＋２＊３）＝２８８ビットである。出力信 号のに＝８の言語値の場合、出力メモリＯＭＥＭの記憶容量は、ｋ＊１＊２’＝ ３＊３＊２’＝７６８ビットである。調整デコーダＲＤＥＣが、冒頭で述べたよ うに、メモリの形において具現されるとき、ｍ＊ｌ’＝＝３本８’＝１２，２８ ８ビツトから成る記憶容量が生じ、ただしｍは、出力信号のに＝８の言語値およ び入力信号の１＝８の言語値の分解能を表す。

最小値／最大値回路ＭＩ　ＮＭＡＸは、ｆ＋１個の入力側を有しており、これら の入力側は、メンバシップ関数マルチプレクサＭＵＸ１　ｂ・・・ＭＵＸ４ｂの 出力側および出力マルチプレクサＭＵＸＯの出力側に接続されておりかつ同時に 最小値論理結合部ＭＩＮの入力側を表している。この最小値論理結合部ＭＥＮの 出力側は、最大値論理結合部ＭＡＸの第１入力端に接続されておりかつ最大値論 理結合部の出力信号は、ＤフリップフロップＤＦＦを介して遅延されかつ引き続 いて第１のＡＮＤゲートＡｌを介して最大値論理結合部ＭＡＸの第２の入力側に 供給されるかまたは第２のＡＮＤゲートＡ２を介してデファジィ回路ＤＦＵＺに 供給される。その際ＡＮＤゲーｈＡＩはインバータ■を介して、第２のＡＮＤゲ ートは直接、デファジィクロツク信号ｔｄによって制御される。デファジィ回路 ＤＦＵＺは例えば、大抵通例の重心方法にしたがって動作しかつ出力側が出力バ ッファの入力側に接続されており、出カバソファは、出力信号Ｏおよび有効出力 信号を確認するための信号Ｏ■を供給する。さらに、本発明のファジィロジック コントローラは、書き込み／読み出しロジックＷＬを有しており、このロジック は、信号Ｍによって制御可能でありかつメンバシップ関数の、入力メモリＩＩＭ ＥＭ・・・１４ＭＥＭへの書き込みおよびそれらからの読み出し並びに出力メモ リＯＭＥＭへの書き込みを双方向の調整パスＲを介して可能にする。

調整選択信号を用いて、入力メモリおよび出力メモリの記憶領域はアドレス指定 可能であり、これにより番号ＮＩおよび出力信号のメンバシップ関数の他に入力 信号のメンバシップ関数の部分ＺＬ、ＺＨが書き込みおよび読み出し可能である 。制御ユニットＣＴＲＬにおいて、有効人力信号を確認するための信号ＩＶおよ びクロック信号ＣＰから、マルチプレクサ制御信号ｍｌ・・・ｍ４、出力マルチ プレクサに対する制御信号ｍｓおよびデファジィクロック信号ｔｄが形成される 。

有効入力信号を確認するための信号ＩＶが生じるや否や、４つの人力メモリＩＩ ＭＥＭ・・・Ｉ　４ＭＥＭのそれぞれの入力側における入力信号■ｌないしＩ４ に対する入力側における信号から、０および３１の間のアドレスＩＩＡ・・Ｔ４ Ａが形成される。第２ａ図では、例えば、入力信号＋１の７つの言語値ＬＶＯ・ ＬＶ６とそれらのメンバシップ関数が図示されている。オーバラップ度ｈ＝２に おいて、＋１＝７に対°して、言語変数ＬＶＩおよびＬＶ２が該当しかつそれぞ れ１つのメンバシップ値を供給する。したがってこの場合第１の当該の言語値Ｌ ＶＬ＝ＬＶ１および別の当該の言語値ＬＶＨ＝ＬＶ２である。入力信号のそれぞ れの言語値に対して、所属の入力メンバシップ関数が固有のメモリ領域に記憶さ れるとすれば、この例では入力信号光たり、人力メモリに対して２′″＊ｉ＊１ ＝２’＊３＊８＝７６８ビツトが必要である。しかし本発明のファジィロジック コントローラでは、冒頭に説明したように、特有のメモリ組織編成に基づいて、 大幅に僅かな記憶場所しか必要でない。このために、第２ａ図に示された言語値 Ｌ　Ｖ　Ｏ・・・ＬＶ６は、第２ｂ図に示されているように、番号ＮＴに対応付 けられる。その際この対応付けは、例えば入力信号１１＝Ｏないし５において言 語値ＬＶＯが番号ＮＩ＝ＯＯＯをとるように行われる。その理由は、ｒｔ＝ｏな いし５に対して、言語値ＬＶＯの入力メンバシップ関数Ｚｌの値はＯより大きい からである。相応の仕方で、言語値ＬＶＩないしＬＶ６も、入力信号１１＝６な いし３１に対するｇ＝３ビットの分解能で番号００１・・川１０に対応付けられ る。

オーバラップ度ｈ＝２を有する入力信号１１の入力メンバシップ間数Ｚｌから、 入力信号１１のメンバシップ関数における第１の部分ＺＬおよび人力信号［１の メンバシップ関数のｈ−１＝１の別の部分Ｚ　Ｈが分解能１−５ピツトで形成さ れ、その際第１の部分ＺＬおよび別の部分ＺＨはオーバラップしていない、その 際ＺＬおよびＺＨに対する値は、例えば入力信号■１＝７が、第１の当該言語値 ＬＶＬを表す言語変数ＬＶｌのメンバシップ関数を用いて形成されかつ例えば１ ０１の値がアドレスＩＩＡ＝７において、第２ｃ図に示されているように、第１ の部分ＺＬに対するメモリ領域に書き込まれるように、対応付けられる。相応に 、アドレスＩＩＡ＝７において、別の当該の言語値ＬＶＨを表す言語値ＬＶ２を 用いて、例えば値０１０が形成されかつ第２ｄ図に示されているように、別の部 分ＺＨに対するメモリ領域に対応付けられる。したがって、ｈ＝２であるこの例 において、メモリ領域は、第１の部分ＺＬに対しては、入力信号！１の入力メン バシップ関数の一定ないし下降する部分によって書き込まれかつ別の部分ＺＨに 対しては、入力信号■１の入力メンバシップ関数Ｚｌの上昇する部分によって書 き込まれる。一般的な場合、オーバラップ度りにおいて、相応に、メンバシップ 関数ＺＬ、ＺＨの部分に対してｈ個のメモリ領域を設けるべきである。当該の言 語値ＬＶＬ、ＬＶＨ（７）ｆ’＝４”＝　１６すべての可能な組み合わせを評価 するために、常時、番号マルチプレクサ、例えばＭＵＸｌａ、およびメンバシッ プ関数マルチプレクサ、例えばＭＵＸｌｂが対毎に順次切り換えられ、その結果 第１の当該言語値ＬＶＬを表す番号ＮＴおよび別の当該言語値Ｌ　Ｖ　Ｈを表す 番号ＮＩ＋１が調整デコーグＲＤＥＣに通し接続される。調整デコーダＲＤＥＣ において、これらの番号から、調整デコーダに記憶されている規則によって、出 力メモリＯＭＥＭに対するアドレスの形の出力信号の言語値の番号ＮＯが形成さ れ、出力メモリはそれから、入力メモリの場合と類似して、２’＝　２’＝　３ ２の出力値の１つを出力マルチプレクサＭＵＸＯを介してｉ＝３の分解能で、最 小値論理結合部ＭＩＮに供給する。出力マルチプレクサＭＵＸＯからの値が同様 に最小値論理結合部に供給される、メンバシップ関数マルチプレクサＭＵＸ　ｌ 　ｂ・・・ＭＵＸ４ｂからの値より小さければ、この値および別の場合にはその 都度のメンバシップ関数マルチプレクサからのメンバシップ関数のその都度の値 が最大値論理結合部ＭＡＸに供給される。これにより、その都度のメンバシップ 関数マルチプレクサの所謂“切断”が行われる。デファジィクロック信号ｔｄは 、マルチプレクサＭＵＸ１ａ・・ＭＵＸ４ｂがマルチプレクサ制御信号ｍｌ・ｍ ４によってその都度対電に一回切り換えられるまでは零であり、これにより、第 １のＡＮＤゲ−ｌ−Ａ、　１は開放状態にとどまりかつ最大値論理結合部ＭＡＸ およびＤフリップフロップＤＦＦを用いて、３２の出力アドレスの１つに対する 出力変数のすべての゛切断されたパメンバシップ関数から、最大値が検出されか つ、デファジィクロック信号ｔｄ＝１になるや否や、第２のＡＮＤゲー）−Ａ２ を介してデファジィ回路ＤＦＵＺに供給される。このことは、全部で２６＝２’ ＝３２の出力アドレスに対して繰り返されがっこれら３２の（１から、デファジ ィ回路ＤＦＵＺにおいて例えば大抵通例の重心方法に従って、１つの値がめられ 、この値は引き続いて、出力バッファＢＵＦに伝送されかつ、有効出力信号の確 認のための信号Ｏ■が生じるや否や、出力側０において取り出される。

例えば入力信号■１が、その入力メンバシップ関数がｈ＝３のオーバラップ度を 有する言語値を有するとすれば、入力メモリＩＩＭＥＭにおいて、２ビット幅の 制御出力信号ｍ１による１アウトオブ３マルチプレクサの形のメンバシップ関数 マルチプレクサＭＵＸＩｂの入力メンバシップ関数のｈ＝３の部分、番号ＮＩ＋ １並びにＮｒ＋２を形成するインクリメン）・装置ｌＮＣｌおよび同様２ビット 幅のマルチプレクサ制御信号によって制御可能な１アウトオブ３マルチプレクサ の形の番号マルチプレクサＭＵＸ１ａに対するメモリ領域が必要である。さらに 、それぞれの入力信号が種々異なったオーバラップ度を有しおよび／または大分 解能ｅが出力分解能ｄとは異なっていることも考えられる。

第３図には、最終的に、比較線図において、入力側の数ｆに依存した必要なメモ リ容量Ｓがキロパイトにおいて図示されている。その際ファジィメモリコントロ ーラＦ　Ｍ　Ｃ、メモリとして実現されている調整デコーダを有する本発明のフ ァジィロジックコントローラＦＬＣ＋ＲＤＥＣおよび固定配線された調整デコー ダを有する本発明のファジィロジックコントローラＦＬＣが比較される。ファジ ィメモリコントローラとは、ｆ　＊ｅ＝４＊５＝２０の入力アドレスおよびｄ＝ ５ビットの出力語幅を有するメモリであり、そのメモリ容量はこの例では、Ｓ　 ＝　ｄ　＊””＝　５　＊　２”’＝約５メガビットである。調整デコーダＲＤ ＥＣがメモリとして実現されているときですら、殊に入力数が比較的大きい場合 、ファジィメモリコントローラＦＭＣの場合より数オーダも僅かな所要記憶容量 Ｓが示されている。

調整デコーダが固定配線されているとき、大きな数の入力に対しても極めて僅か な所要記憶容量が生じる。

というのは、所要記憶容量Ｓは入力側の数に線形にのみ依存しているからである 。

固定配線された調整デコーダＲＤＥＣの場合殊に、僅かな所要記憶容量に基づい て、ワンチップメモリを有する本発明のファジィロジックコントローラはそれ自 体で製造可能であるが、従来の多目的コントローラに対する付属品としても比較 的容易に製造可能である。

補正書の翻訳文提出書（特許法第１８４条の８）平成　６年　３月１１日

Claims (6)

【特許請求の範囲】
1. １．ファジィ化のための調整メモリと、推論形成のための最小値／最大値回路（ ＭＩＮＭＡＸ）と、デファジィ回路（ＤＦＵＺ）とを有するファジィロジックコ ントローラにおいて、 前記調整メモリは、ｆ個の入力メモリ（１１ＭＥＭ１４ＭＥＭ）および１つの出 力メモリ（ＯＭＥＭ）とから成り、かつそれぞれ入力信号（１１…１４）は、そ れぞれのパッファ／デコーダ回路（ＢＤ１…ＢＤ４）を介して入力メモリ（１１ ＭＥＭ…１４ＭＥＭ）のそれぞれの入力側に供給され、ここにおいて入力信号は 入力分解能ｅを有しかつ前記パッファ／デコーダ回路によってその都度、それぞ れの入力メモリに対する２°個のアドレス（１１Ａ…１４Ａ）が形成され、かつ それぞれの入力メモリにおいて、分解能ｉを有するそれぞれの入力信号（１１） の入力メンバシップ関数の第１の部分およびｈ−１個の別の部分（ＺＬ，ＺＨ） の他に分解能ｇを有するそれぞれの入力信号の言語値に対する番号（ＮＩ）が記 憶され、ここにおいてｈは入力メンバシップ関数（ＺＩ）のオーバラツプ度を表 し、かつその都度、それぞれの入力信号の第１の当該言語値（ＬＶＬ）に対する 番号は直接それぞれの番号マルチプレクサ（ＭＵＸ１ａ）の入力側に供給されか つ別の当該の言語値（ＬＶＨ）に対する番号はそれぞれのインクリメント装置（ ＩＮＣＩ）を介してそれぞれの番号マルチプレクサ（ＭＵＸ１ａ）の入力側に供 給されかつ該番号マルチプレクサによって、その都度のマルチプレクサ制御信号 （ｍｌ）に依存して択一的に、調整デコーダ（ＲＤＥＣ）のそれぞれの入力側に 通し接続され、かつその都度のマルチプレクサ制御信号（ｍｌ）に依存して択一 的に、それぞれのメンバシップ関数マルチプレクサ（ＭＵＸ１ｂ）を介して、入 力メンバシップ関数の第１およびｈ−１個の別の部分（ＺＬ，ＺＨ）が最小値／ 最大値回路の最小値論理結合部（ＭＩＮ）に供給されかつ前記調整デコーダによ って前記入力信号（１１…１４）の当該言語値に対する番号から、出力信号の言 語値に対する番号（ＮＯ）が対応付け可能でありかつ該番号は、後置接続されて いる出力メモリ（ＯＭＥＭ）に対するアドレスとして用いられ、該出力メモリの 出力側は出力マルチプレクサ（ＯＭＵＸ）を介して最小値／最大値回路（ＭＩＮ ＭＡＸ）の最小値論理結合部（ＭＩＮ）に接続されている ことを特徴とするファジィロジックコントローラ。
2. ２．オーバラップ度はｈ＝２であり、かつ番号マルチプレクサ（ＭＵＸ１ａ…Ｍ ＵＸ４ａ）並びにメンバシップ関数マルチプレクサ（ＭＵＸ１ｂ…ＭＵＸ４ｂ） は１アウトオブ２マルチプレクサの形において構成されておりかつマルチプレク サ制御信号（ｍ１…ｍ４）はそれぞれ、僅か１ピット幅でありかつ前記インクリ メント装置（ＩＮＣ１…ＩＮＣ４）においてその都度、それぞれの入力信号（１ １）の第１の当該の言語値（ＬＶＬ）に対する番号（ＮＩ）から、１の加算によ ってその都度単に、それぞれの入力信号（１１）の別の当該の言語値（ＬＶＨ） に対する番号（ＮＩ＋Ｉ）が形成される 請求項１記載のファジィロジックコントローラ。
3. ３．最小値／最大値回路は、同時に最小値論理結合部（ＭＩＮ）の入力側を表す ｆ＋１個の入力側を有しかつ前記最小値論理結合部の出力側は最大値論理結合部 （ＭＡＸ）の第１の入力側に接続されておりかつ前記最大値論理結合部の出力信 号はＤフリップフロップ（ＤＦＦ）を介して遅延されかつ引き続いて第１のＡＮ Ｄゲート（Ａ１）を介して前記最大値論理結合部（ＭＡＸ）の第２の入力側に供 給されまたは第２のＡＮＤゲート（Ａ２）を介してデファジィ回路（ＤＦＵＺ） に供給される 請求項１または２記載のファジィロジックコントローラ。
4. ４．調整デコーダ（ＲＤＥＣ）はメモリの形において実現されている 請求項１から３までのいずれか１項記載のファジィロジックコントローラ。
5. ５．前記調整メモリと一緒に共通の半導体チップ上に存在する 請求項１から４までのいずれか１項記載のファジィロジックコントローラ。
6. ６．従来の多目的コントローラと一緒に共通の半導体チップ上に存在する 請求項１から５までのいずれか１項記載のファジィロジックコントローラ。