JPH0648879Y2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0648879Y2 JPH0648879Y2 JP1988106792U JP10679288U JPH0648879Y2 JP H0648879 Y2 JPH0648879 Y2 JP H0648879Y2 JP 1988106792 U JP1988106792 U JP 1988106792U JP 10679288 U JP10679288 U JP 10679288U JP H0648879 Y2 JPH0648879 Y2 JP H0648879Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- peripheral circuit
- layer
- interlayer insulating
- memory device
- Prior art date
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- Expired - Lifetime
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- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、メモリセル部とこのメモリセル部以外の周辺
回路部とを有するメモリ装置に関するものである。
回路部とを有するメモリ装置に関するものである。
本考案は、上記の様なメモリ装置において、層間絶縁膜
の厚さの総和をメモリセル部よりも周辺回路部において
薄くすることによって、集積度と製造歩留及び信頼性と
の何れをも高めることができる様にしたものである。
の厚さの総和をメモリセル部よりも周辺回路部において
薄くすることによって、集積度と製造歩留及び信頼性と
の何れをも高めることができる様にしたものである。
〔従来の技術〕 メモリセル面積は、半導体メモリ装置の集積度を表す最
も重要な指標の一つである。このため、メモリセル面積
を少なくして集積度を高めるために、メモリセル部では
多層構造を用いるのが一般的である。
も重要な指標の一つである。このため、メモリセル面積
を少なくして集積度を高めるために、メモリセル部では
多層構造を用いるのが一般的である。
第1A図及び第1B図は、MOS−SRAMにおいて既に提案され
ている多層構造のメモリセル部を示している。
ている多層構造のメモリセル部を示している。
このメモリセル部では、フリップフロップ11におけるド
ライバ用のトランジスタ12、13のゲート電極14、15と、
スイッチング用のトランジスタ16、17のゲート電極を兼
用しているワード線18とが、Ｐ型のSi基板21上の第１層
目の多結晶Si層によって形成されている。
ライバ用のトランジスタ12、13のゲート電極14、15と、
スイッチング用のトランジスタ16、17のゲート電極を兼
用しているワード線18とが、Ｐ型のSi基板21上の第１層
目の多結晶Si層によって形成されている。
なお、第1A図及び第1B図には隣接メモリセル部のワード
線22も示されており、このワード線22も第１層目の多結
晶Si層によって形成されている。
線22も示されており、このワード線22も第１層目の多結
晶Si層によって形成されている。
また、フリップフロップ11における接地線23と、トラン
ジスタ16、17の一方のソース・ドレイン領域24、25とAl
製のビット線26、27とを接続している導電層31、32と
が、第２層目の多結晶Si層によって形成されている。
ジスタ16、17の一方のソース・ドレイン領域24、25とAl
製のビット線26、27とを接続している導電層31、32と
が、第２層目の多結晶Si層によって形成されている。
更に、フリップフロップ11における電源線33と、この電
源線33に接続されている負荷抵抗34、35とが、第３層目
の多結晶Si層によって形成されている。
源線33に接続されている負荷抵抗34、35とが、第３層目
の多結晶Si層によって形成されている。
つまり、以上の様なMOS−SRAMのメモリセル部では、３
層の多結晶Si層と１層のAl層とを用いる多層構造によっ
て、集積度の向上が図られている。
層の多結晶Si層と１層のAl層とを用いる多層構造によっ
て、集積度の向上が図られている。
ところでMOS−SRAM等のメモリ装置は、上述の様なメモ
リセル部の他に、電源回路部等の周辺回路部を有してい
る。
リセル部の他に、電源回路部等の周辺回路部を有してい
る。
ところが周辺回路部では、メモリセル部の様には多層構
造を必要としない。即ち、第２図に示す様に、トランジ
スタ36のゲート電極37が第１層目の多結晶Si層によって
形成されており、ソース・ドレイン領域38にAl製の配線
41が接続されている程度である。
造を必要としない。即ち、第２図に示す様に、トランジ
スタ36のゲート電極37が第１層目の多結晶Si層によって
形成されており、ソース・ドレイン領域38にAl製の配線
41が接続されている程度である。
しかし、周辺回路部もメモリセル部と同様な工程で形成
すると、第２図と第1A図との比較からも明らかな様に、
周辺回路部にもメモリセル部と同様な層間絶縁膜42〜44
が形成される。
すると、第２図と第1A図との比較からも明らかな様に、
周辺回路部にもメモリセル部と同様な層間絶縁膜42〜44
が形成される。
この結果、配線41用のコンタクトホール45が深く、配線
41の段差被覆性が良くない。従ってこの様なMOS−SRAM
は、製造歩留及び信頼性が低い。
41の段差被覆性が良くない。従ってこの様なMOS−SRAM
は、製造歩留及び信頼性が低い。
本考案によるメモリ装置では、層間絶縁膜42〜44の厚さ
の総和がメモリセル部よりも周辺回路部において薄い。
の総和がメモリセル部よりも周辺回路部において薄い。
本考案によるメモリ装置では、集積度を高めるためにメ
モリセル部で多層構造を用いていても、周辺回路部にお
けるコンタクトホール45が浅く、金属配線41等の段差被
覆性が良い。
モリセル部で多層構造を用いていても、周辺回路部にお
けるコンタクトホール45が浅く、金属配線41等の段差被
覆性が良い。
以下、MOS−SRAMに適用した本考案の一実施例を、第１
図を参照しながら説明する。
図を参照しながら説明する。
本実施例でも、メモリセル部は、第1A図及び第1B図の通
りであり、上述の既に提案されている例と同様の構成を
有している。しかし周辺回路部における層間絶縁膜とし
ては、第1C図に示す様に、層間絶縁膜44しか存在してお
らず、層間絶縁膜42、43は存在していない。
りであり、上述の既に提案されている例と同様の構成を
有している。しかし周辺回路部における層間絶縁膜とし
ては、第1C図に示す様に、層間絶縁膜44しか存在してお
らず、層間絶縁膜42、43は存在していない。
この様な本実施例を製造するために、メモリセル部にお
けるコンタクトホール51、52等の形成時に周辺回路部に
おける層間絶縁膜42、43を同時に除去すれば、製造工程
が増加することもない。
けるコンタクトホール51、52等の形成時に周辺回路部に
おける層間絶縁膜42、43を同時に除去すれば、製造工程
が増加することもない。
以上の様な本実施例では、第1C図と第２図との比較から
も明らかな様に、コンタクトホール45が浅く、配線41の
段差被覆性が良い。
も明らかな様に、コンタクトホール45が浅く、配線41の
段差被覆性が良い。
なお、本実施例では周辺回路部で層間絶縁膜42、43が除
去されているが、メモリセル部におけるコンタクトホー
ル53〜56等の形成時に周辺回路部における層間絶縁膜42
を同時に除去してもよく、またメモリセル部におけるコ
ンタクトホール57、58等の形成時に周辺回路部における
層間絶縁膜43、44を同時に除去してもよい。
去されているが、メモリセル部におけるコンタクトホー
ル53〜56等の形成時に周辺回路部における層間絶縁膜42
を同時に除去してもよく、またメモリセル部におけるコ
ンタクトホール57、58等の形成時に周辺回路部における
層間絶縁膜43、44を同時に除去してもよい。
また、コンタクトホール51〜58等の形成時に層間絶縁膜
42〜44を同時に除去するのではなく、製造工程は増加す
るが、専用のマスクを用いて層間絶縁膜42〜44の何れか
のみを除去する様にしてもよい。
42〜44を同時に除去するのではなく、製造工程は増加す
るが、専用のマスクを用いて層間絶縁膜42〜44の何れか
のみを除去する様にしてもよい。
また、本実施例は３層の多結晶Si層を有するMOS−SRAM
に本考案を適用したものであるが、４層の多結晶Si層を
有するMOS−SRAMやMOS−SRAM以外のメモリ装置等にも本
考案を適用することができる。
に本考案を適用したものであるが、４層の多結晶Si層を
有するMOS−SRAMやMOS−SRAM以外のメモリ装置等にも本
考案を適用することができる。
本考案によるメモリ装置では、集積度を高めるためにメ
モリセル部で多層構造を用いていても、周辺回路部にお
けるコンタクトホールが浅く、金属配線等の段差被覆性
が良いので、集積度と製造歩留及び信頼性との何れをも
高めることができる。
モリセル部で多層構造を用いていても、周辺回路部にお
けるコンタクトホールが浅く、金属配線等の段差被覆性
が良いので、集積度と製造歩留及び信頼性との何れをも
高めることができる。
第１図は本考案の一実施例を示しており、第1A図はメモ
リセル部のうちの第1B図のＡ−Ａ線に沿う部分の側断面
図、第1B図はメモリセル部の平面図、第1C図は周辺回路
部の側断面図である。 第２図は既に提案されている例の周辺回路部の第1C図に
対応する側断面図である。 なお図面に用いた符号において、 41……配線 42〜44……層間絶縁膜 45……コンタクトホール である。
リセル部のうちの第1B図のＡ−Ａ線に沿う部分の側断面
図、第1B図はメモリセル部の平面図、第1C図は周辺回路
部の側断面図である。 第２図は既に提案されている例の周辺回路部の第1C図に
対応する側断面図である。 なお図面に用いた符号において、 41……配線 42〜44……層間絶縁膜 45……コンタクトホール である。
Claims (1)
- 【請求項１】メモリセル部とこのメモリセル部以外の周
辺回路部とを有するメモリ装置において、 層間絶縁膜の厚さの総和が前記メモリセル部よりも前記
周辺回路部において薄いメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988106792U JPH0648879Y2 (ja) | 1988-08-12 | 1988-08-12 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988106792U JPH0648879Y2 (ja) | 1988-08-12 | 1988-08-12 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227748U JPH0227748U (ja) | 1990-02-22 |
| JPH0648879Y2 true JPH0648879Y2 (ja) | 1994-12-12 |
Family
ID=31340623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988106792U Expired - Lifetime JPH0648879Y2 (ja) | 1988-08-12 | 1988-08-12 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648879Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125152A (ja) * | 1984-11-22 | 1986-06-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0191612A2 (en) * | 1985-02-09 | 1986-08-20 | Fujitsu Limited | Semiconductor memory device having stacked-capacitor type memory cells and a manufacturing method for the same |
-
1988
- 1988-08-12 JP JP1988106792U patent/JPH0648879Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125152A (ja) * | 1984-11-22 | 1986-06-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0191612A2 (en) * | 1985-02-09 | 1986-08-20 | Fujitsu Limited | Semiconductor memory device having stacked-capacitor type memory cells and a manufacturing method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227748U (ja) | 1990-02-22 |
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