JPH0646702B2 - 基本クロック発生回路 - Google Patents
基本クロック発生回路Info
- Publication number
- JPH0646702B2 JPH0646702B2 JP63234789A JP23478988A JPH0646702B2 JP H0646702 B2 JPH0646702 B2 JP H0646702B2 JP 63234789 A JP63234789 A JP 63234789A JP 23478988 A JP23478988 A JP 23478988A JP H0646702 B2 JPH0646702 B2 JP H0646702B2
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- JP
- Japan
- Prior art keywords
- clock
- frequency
- microprocessor
- oscillator
- basic clock
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサの命令サイクル時間が決
定されるようなマイクロプロセッサシステムの基本クロ
ック発生回路に関する。
定されるようなマイクロプロセッサシステムの基本クロ
ック発生回路に関する。
従来の技術では、マイクロプロセッサシステムの基本ク
ロック発生回路は、第２図に示すように発振器もしくは
発振子から成る回路11であり、その周波数は固定で、マ
イクロプロセッサユニット（ＭＰＵ）12の規格範囲内の
ほぼＭＡＸ値を使用している。ＭＰＵ12は、表示部制御
回路13，記憶回路14，入出力制御回路15，割込み制御回
路16とマイクロプロセッサシステムを構成するが、マイ
クロプロセッサシステムがスタンバイなどの状態では、
遅いＭＰＵクロックによる低速動作でも十分使用可能で
あるにもかかわらず、ＭＰＵクロックが変化しないた
め、速いＭＰＵクロックのまま高速動作を行っている。
ロック発生回路は、第２図に示すように発振器もしくは
発振子から成る回路11であり、その周波数は固定で、マ
イクロプロセッサユニット（ＭＰＵ）12の規格範囲内の
ほぼＭＡＸ値を使用している。ＭＰＵ12は、表示部制御
回路13，記憶回路14，入出力制御回路15，割込み制御回
路16とマイクロプロセッサシステムを構成するが、マイ
クロプロセッサシステムがスタンバイなどの状態では、
遅いＭＰＵクロックによる低速動作でも十分使用可能で
あるにもかかわらず、ＭＰＵクロックが変化しないた
め、速いＭＰＵクロックのまま高速動作を行っている。
上述した従来のマイクロプロセッサシステムの基本クロ
ック発生回路では、ＭＰＵクロックの周波数は固定さ
れ、周波数は規格範囲内のほぼＭＡＸ値を使用している
ことにより、マイクロプロセッサシステムがスタンバイ
などの状態のときに低速動作でも十分使用可能であるに
もかかわらず、ＭＰＵクロックが変化しないため高速動
作を行っている。したがってデジタルＩＣの特性である
動作周波数を低くし低消費電力化が可能な場合でも、動
作周波数を高い状態とし消費電力を浪費しているという
欠点がある。
ック発生回路では、ＭＰＵクロックの周波数は固定さ
れ、周波数は規格範囲内のほぼＭＡＸ値を使用している
ことにより、マイクロプロセッサシステムがスタンバイ
などの状態のときに低速動作でも十分使用可能であるに
もかかわらず、ＭＰＵクロックが変化しないため高速動
作を行っている。したがってデジタルＩＣの特性である
動作周波数を低くし低消費電力化が可能な場合でも、動
作周波数を高い状態とし消費電力を浪費しているという
欠点がある。
本発明の目的は、このような欠点を除去し、適時にＭＰ
Ｕクロックの周波数を高い周波数から低い周波数にスム
ーズに可変することのできる基本クロック発生回路を提
供することにある。
Ｕクロックの周波数を高い周波数から低い周波数にスム
ーズに可変することのできる基本クロック発生回路を提
供することにある。
本考案は、マイクロプロセッサユニットを備えるマイク
ロプロセッサシステムの基本クロックを発生する基本ク
ロック発生回路において、 基本となるクロックを出力する発振器と、 この発振器からの出力クロックを分周し第１のクロック
を出力する第１の分周器と、 前記第１のクロックを一方の入力とする位相比較器，こ
の位相比較器に接続される低域ろ波器，この低域ろ波器
に接続されマイクロプロセッサユニットへのクロックを
出力する電圧制御発振器，この電圧制御発振器の出力す
るクロックを分周し、前記位相比較器の他方の入力とな
る第２のクロックを出力する第２の分周器と、 マイクロプロセッサユニットにより制御され、前記第２
の分周器の分周比を制御する制御回路とを有し、 マイクロプロセッサユニットが特定の命令を実行するこ
とにより、マイクロプロセッサユニットへのクロックを
プログラマブルに可変することを特徴としている。
ロプロセッサシステムの基本クロックを発生する基本ク
ロック発生回路において、 基本となるクロックを出力する発振器と、 この発振器からの出力クロックを分周し第１のクロック
を出力する第１の分周器と、 前記第１のクロックを一方の入力とする位相比較器，こ
の位相比較器に接続される低域ろ波器，この低域ろ波器
に接続されマイクロプロセッサユニットへのクロックを
出力する電圧制御発振器，この電圧制御発振器の出力す
るクロックを分周し、前記位相比較器の他方の入力とな
る第２のクロックを出力する第２の分周器と、 マイクロプロセッサユニットにより制御され、前記第２
の分周器の分周比を制御する制御回路とを有し、 マイクロプロセッサユニットが特定の命令を実行するこ
とにより、マイクロプロセッサユニットへのクロックを
プログラマブルに可変することを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の基本クロック発生回路の一実施例の
ブロック図である。この基本クロック発生回路10は、基
本となるクロックを出力する発振器７と、この発振器か
らの出力クロックを分周しクロックＡを出力する分周器
６と、位相同期ループを構成する位相比較比２，低域ろ
波器３，電圧制御発振器４と、電圧制御発振器４の発生
するＭＰＵクロックを分周し、マイクロプロセッサシス
テムの用途に応じて任意のＭＰＵクロックを適時に可変
出力する分周器５と、マイクロプロセッサシステムの用
途に応じてＭＰＵ８にて特定の命令を実行することによ
りＭＰＵクロックをプログラマブルに可変するために分
周器５を制御する制御回路１とを有している。
ブロック図である。この基本クロック発生回路10は、基
本となるクロックを出力する発振器７と、この発振器か
らの出力クロックを分周しクロックＡを出力する分周器
６と、位相同期ループを構成する位相比較比２，低域ろ
波器３，電圧制御発振器４と、電圧制御発振器４の発生
するＭＰＵクロックを分周し、マイクロプロセッサシス
テムの用途に応じて任意のＭＰＵクロックを適時に可変
出力する分周器５と、マイクロプロセッサシステムの用
途に応じてＭＰＵ８にて特定の命令を実行することによ
りＭＰＵクロックをプログラマブルに可変するために分
周器５を制御する制御回路１とを有している。
なおマイクロプロセッサシステムは、本実施例ではＭＰ
Ｕ８と、タイマー制御回路９と、表示部制御回路13と、
記憶回路14と、入出力制御回路15と、割込み制御回路16
とから構成されている。
Ｕ８と、タイマー制御回路９と、表示部制御回路13と、
記憶回路14と、入出力制御回路15と、割込み制御回路16
とから構成されている。
次に、本実施例の動作を説明する。
マイクロプロセッサシステムが通常動作状態にあるとき
は、分周器５の分周比は制御回路１により１に設定され
ており、電圧制御発振器４の発生するＭＰＵクロック
は、位相同期ループにより分周器６の発生するクロック
Ａに同期している。
は、分周器５の分周比は制御回路１により１に設定され
ており、電圧制御発振器４の発生するＭＰＵクロック
は、位相同期ループにより分周器６の発生するクロック
Ａに同期している。
マイクロプロセッサシステムがスタンバイなどの遅いＭ
ＰＵクロックによる低速動作が可能な状態になると、Ｍ
ＰＵ８は特定の命令を実行し、制御回路１により分周器
５の分周比を制御させて、その分周比で電圧制御発振器
４の発生するＭＰＵクロックを分周して低周波数のクロ
ックＢを形成する。このクロックＢは、位相比較器２に
入力される。
ＰＵクロックによる低速動作が可能な状態になると、Ｍ
ＰＵ８は特定の命令を実行し、制御回路１により分周器
５の分周比を制御させて、その分周比で電圧制御発振器
４の発生するＭＰＵクロックを分周して低周波数のクロ
ックＢを形成する。このクロックＢは、位相比較器２に
入力される。
一方、位相比較器２には、発振器７からの基本となるク
ロックを分周器６で分周して得られたクロックＡが入力
されている。位相比較器２，低域ろ波器３及び電圧制御
発振器４で構成される位相同期ループは、クロックＢを
基本となるクロックＡに同期させる。すなわち、この位
相同期ループは、位相比較器２でクロックＡとクロック
Ｂの位相を比較し、位相差をなくすように動作する。電
圧制御発振器４の発生するＭＰＵクロックが同期がとら
れ、所望の低周波数クロックになると、ＭＰＵ８は制御
回路１を制御して、分周器５の分周比を元に戻す、すな
わち１にする。このようにして、電圧制御発振器４の発
生するＭＰＵクロックを所望の低周波数クロックにスム
ーズに可変することができる。
ロックを分周器６で分周して得られたクロックＡが入力
されている。位相比較器２，低域ろ波器３及び電圧制御
発振器４で構成される位相同期ループは、クロックＢを
基本となるクロックＡに同期させる。すなわち、この位
相同期ループは、位相比較器２でクロックＡとクロック
Ｂの位相を比較し、位相差をなくすように動作する。電
圧制御発振器４の発生するＭＰＵクロックが同期がとら
れ、所望の低周波数クロックになると、ＭＰＵ８は制御
回路１を制御して、分周器５の分周比を元に戻す、すな
わち１にする。このようにして、電圧制御発振器４の発
生するＭＰＵクロックを所望の低周波数クロックにスム
ーズに可変することができる。
以上のように本実施例によれば、マイクロプロセッサシ
ステムの用途に応じＭＰＵクロックをプログラマブルに
可変することができる。ところで、マイクロプロセッサ
システムにおいて固定のタイマーが必要な場合は、分周
器６の出力クロックＡをマイクロプロセッサシステム内
のタイマー制御回路９の基本クロックとして使用するこ
とができる。
ステムの用途に応じＭＰＵクロックをプログラマブルに
可変することができる。ところで、マイクロプロセッサ
システムにおいて固定のタイマーが必要な場合は、分周
器６の出力クロックＡをマイクロプロセッサシステム内
のタイマー制御回路９の基本クロックとして使用するこ
とができる。
以上説明したように本発明では、マイクロプロセッサシ
ステムの基本クロック発生回路においてマイクロプロセ
ッサシステムがスタンバイなどの低速動作においても十
分使用可能な状態になった場合、適時にＭＰＵクロック
の周波数を高い周波数から低い周波数にスムーズに可変
することにより、一般のマイクロプロセッサシステムの
動作周波数が低い場合低消費電力となることを利用し、
マイクロプロセッサシステム全体の消費電力を減少させ
最適な消費電力で動作させることが可能であり、経済的
なマイクロプロセッサシステムの構築ができる。
ステムの基本クロック発生回路においてマイクロプロセ
ッサシステムがスタンバイなどの低速動作においても十
分使用可能な状態になった場合、適時にＭＰＵクロック
の周波数を高い周波数から低い周波数にスムーズに可変
することにより、一般のマイクロプロセッサシステムの
動作周波数が低い場合低消費電力となることを利用し、
マイクロプロセッサシステム全体の消費電力を減少させ
最適な消費電力で動作させることが可能であり、経済的
なマイクロプロセッサシステムの構築ができる。
第１図は、本発明の一実施例のブロック図、 第２図は、発振器を基本クロック発生回路とするマイク
ロプロセッサシステムのブロック図である。 １……制御回路 ２……位相比較器 ３……低域ろ波器 ４……電圧制御発振器 ５，６……分周器 ７，11……発振器 ８，12……ＭＰＵ 10……基本クロック発生回路
ロプロセッサシステムのブロック図である。 １……制御回路 ２……位相比較器 ３……低域ろ波器 ４……電圧制御発振器 ５，６……分周器 ７，11……発振器 ８，12……ＭＰＵ 10……基本クロック発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−219225（ＪＰ，Ａ) 特開 昭63−178680（ＪＰ，Ａ) 特開 昭63−70321（ＪＰ，Ａ) 特開 昭62−71331（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マイクロプロセッサユニットを備えるマイ
クロプロセッサシステムの基本クロックを発生する基本
クロック発生回路において、 基本となるクロックを出力する発振器と、 この発振器からの出力クロックを分周し第１のクロック
を出力する第１の分周器と、 前記第１のクロックを一方の入力とする位相比較器，こ
の位相比較器に接続される低域ろ波器，この低域ろ波器
に接続されマイクロプロセッサユニットへのクロックを
出力する電圧制御発振器，この電圧制御発振器の出力す
るクロックを分周し、前記位相比較器の他方の入力とな
る第２のクロックを出力する第２の分周器と、 マイクロプロセッサユニットにより制御され、前記第２
の分周器の分周比を制御する制御回路とを有し、 マイクロプロセッサユニットが特定の命令を実行するこ
とにより、マイクロプロセッサユニットへのクロックを
プログラマブルに可変することを特徴とする基本クロッ
ク発生回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234789A JPH0646702B2 (ja) | 1988-09-21 | 1988-09-21 | 基本クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234789A JPH0646702B2 (ja) | 1988-09-21 | 1988-09-21 | 基本クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286207A JPH0286207A (ja) | 1990-03-27 |
| JPH0646702B2 true JPH0646702B2 (ja) | 1994-06-15 |
Family
ID=16976409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234789A Expired - Lifetime JPH0646702B2 (ja) | 1988-09-21 | 1988-09-21 | 基本クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646702B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755183B2 (ja) * | 1994-09-26 | 1998-05-20 | 日本電気株式会社 | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
-
1988
- 1988-09-21 JP JP63234789A patent/JPH0646702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286207A (ja) | 1990-03-27 |
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