JPH064582A - 中央演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は中央演算装置の文字列処理に関する
もので、本来のデータ幅、すなわち複数バイト単位で文
字列の比較や終わり検出することを目的とする。 【構成】 本発明の中央演算装置は、レジスタファイル
１０１から文字列の終わりを示すビットパターンである
エンドコードを格納しているレジスタを含め、同時に３
つのレジスタをレジスタ選択手段１０２ａ、１０２ｂ，
１０２ｃで選択し、各選択されたデータを比較器１０３
ａ、１０３ｂで文字単位ごとに比較し、文字列終了検出
器１０５と文字列一致終了検出器１０７によって、文字
列の比較と終わり検出を高速に処理する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央演算装置に関するも
のである。

【０００２】

【従来の技術】近年、中央演算装置のデータ幅は増加す
る傾向にあり、８ビットや１６ビットの従来の文字幅に
整合しなくなってきている。以下、上記した従来の中央
演算装置の一例について図２を用いて説明する。

【０００３】従来の中央演算装置では本来のデータ幅で
ある３２ビットの演算の他に、８ビット幅や１６ビット
幅の文字幅に適合したデータ幅の演算を用意し、文字列
の転送や比較を文字単位で処理する。例えば、「ｘ８６
マイクロプロセッサの全貌」７５から７６ページと１４
７ページ（日経データプロ編集、１９９０年９月２０
日、日経ＢＰ社発行）によると、図２のように、８ビッ
トと１６ビットあるいは３２ビットのデータを格納する
レジスタの集まりであるレジスタファイル２０１と、演
算データを選択する第１レジスタ選択手段２０２ａと、
被演算データを選択する第２レジスタ選択手段２０２ｂ
を備える。各選択手段２０２ａ、２０２ｂで選択された
データは算術論理演算ユニット２０４で演算が行なわ
れ、その結果が０だったか、０でなかったかがＺフラグ
２０８ｂに記憶される。算術論理演算ユニットは８ビッ
トと１６ビットと３２ビットのデータを扱い、データの
ビット幅はオペレーションコード２１３のデータ種別フ
ィールド２１１から、制御手段２０３を通して与えられ
る。オペレーションコード２１３は演算の種類を指定す
る命令種別２１０と、演算するデータのビット幅を指定
するデータ種別フィールド２１１と、演算するデータの
格納されているレジスタを指定するレジスタ番号２１２
で構成される。

【０００４】上記の構成において、アスキーコードで構
成されている文字列の転送と比較の動作を説明する。ま
ず転送について、メモリの０番地に「ｘｙ☆」という文
字列があり、これをメモリの１０番地に転送する場合を
例に説明する。なお、☆は文字列の終わりを示すエンド
コードであり、数値的には０である。

【０００５】（１）０番地から文字ｘをレジスタファイ
ル２０１内のａレジスタに転送する。すると、第１レジ
スタ選択手段でａレジスタが選択され、算術論理演算ユ
ニット２０４でａレジスタの下位８ビットと０とが比較
され０でないことがＺフラグ２０８ｂに記憶される。

【０００６】（２）ａレジスタに格納されている文字ｘ
を１０番地に転送する。 （３）Ｚフラグを見て、０ではないので文字列の終わり
ではないことがわかる。

【０００７】（４）１番地から文字ｙをａレジスタに転
送する。０と比較され０でないことがＺフラグ２０８ｂ
に記憶される。

【０００８】（５）ａレジスタに格納されている文字ｙ
を１１番地に転送する。 （６）Ｚフラグ２０８ｂを見て、０ではないので文字列
の終わりではないことがわかる。

【０００９】（７）２番地から文字☆をａレジスタに転
送する。０と比較され０であることがＺフラグ２０８ｂ
に記憶される。

【００１０】（８）ａレジスタに格納されている文字☆
を１２番地に転送する。 （９）Ｚフラグ２０８ｂを見て、文字列の終わりである
ことがわかり文字列の転送が完了する。

【００１１】次により高速な転送方法について、０番地
に文字列「ｘｙｚｖｗ☆☆☆」があり、これを１０番地
に転送する場合を例に説明する。

【００１２】（１）０番地から３番地の文字列ｘｙｚｖ
をレジスタファイル２０１内のａレジスタに転送する。
すると、第１レジスタ選択手段でａレジスタが選択さ
れ、算術論理演算ユニット２０４でａレジスタの３２ビ
ットと０とが比較され０でないことがＺフラグ２０８ｂ
に記憶される。

【００１３】（２）ａレジスタに格納されている文字列
ｘｙｚｖを１０番地から１３番地に転送する。

【００１４】（３）ａレジスタの下位８ビットをテスト
する。０でないことがＺフラグ２０８ｂに記憶される。

【００１５】（４）Ｚフラグを見て、０ではないので文
字列の終わりではないことがわかる。

【００１６】（５）４番地から７番地の文字列ｗ☆☆☆
をａレジスタに転送する。同時に０と比較され０でない
ことがＺフラグ２０８ｂに記憶される。

【００１７】（６）ａレジスタに格納されている文字列
ｗ☆☆☆を１４番地から１７番地に転送する。

【００１８】（７）ａレジスタの下位８ビットをテスト
する。０であることがＺフラグ２０８ｂに記憶される。

【００１９】（８）Ｚフラグ２０８ｂを見て、文字列の
終わりであることがわかり文字列の転送が完了する。

【００２０】最後に比較について、０番地にある文字列
「ｘ☆」と４番地にある文字列「ｘ☆」を比較する場合
を例に説明する。

【００２１】（１）０番地から文字ｘをレジスタファイ
ル２０１内のａレジスタに転送する。すると、第１レジ
スタ選択手段でａレジスタが選択され、算術論理演算ユ
ニット２０４でａレジスタの３２ビットと０とが比較さ
れ０でないことがＺフラグ２０８ｂに記憶される。

【００２２】（２）４番地から文字ｘをレジスタファイ
ル２０１内のｂレジスタに転送する。すると、第１レジ
スタ選択手段でａレジスタが選択され、算術論理演算ユ
ニット２０４でａレジスタの３２ビットと０とが比較さ
れ０でないことがＺフラグ２０８ｂに記憶される。

【００２３】（３）ａレジスタに格納されている文字ｘ
とｂレジスタに格納されている文字ｘを比較する。比較
の結果、同じであったことがＺフラグ２０８ｂに記憶さ
れる。

【００２４】（４）ａレジスタの下位８ビットをテスト
する。０でないことがＺフラグ２０８ｂに記憶される。

【００２５】（５）Ｚフラグ２０８ｂを見て、文字列の
終わりではないことがわかる。 （６）１番地から文字☆をａレジスタに転送する。０と
比較され０であることがＺフラグ２０８ｂに記憶され
る。

【００２６】（７）４番地から文字☆をｂレジスタに転
送する。０と比較され０であることがＺフラグ２０８ｂ
に記憶される。

【００２７】（８）ａレジスタに格納されている文字☆
とｂレジスタに格納されている文字☆を比較する。比較
の結果、同じであったことがＺフラグ２０８ｂに記憶さ
れる。

【００２８】（９）ａレジスタの下位８ビットをテスト
する。０であることがＺフラグ２０８ｂに記憶される。

【００２９】（１０）Ｚフラグ２０８ｂを見て、文字列
の終わりであることがわかり、２つの文字列が同じであ
ったことがわかる。

【００３０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、データ幅が３２ビットでも、文字列操作
時には文字列を文字単位すなわち８ビットで操作するの
で、データ幅を３２ビットにした効果が得られないとい
う問題を有していた。また、高速な転送方法を用いて、
３２ビットすなわち４文字をメモリからレジスタに転送
した場合は、転送後、レジスタの下位８ビットをテスト
しなければならないので、命令数が増えるという問題を
有していた。

【００３１】従って本発明は上記問題点に鑑み、本来の
データ幅、すなわち複数バイト単位で文字列の比較や転
送のときの終わり検出をする中央演算装置を提供するも
のである。さらに、複数バイト単位で処理したときに、
複数バイト単位では割りきれない文字列の半端となった
文字数を知るための手段も提供するものである。

【００３２】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の請求項１記載の中央演算装置は、レジスタ
ファイルと、前記レジスタファイルから文字列データの
終わりを示すビットパターンであるエンドコードで構成
されている文字列を格納している第１のレジスタを選択
する第１レジスタ選択手段と、前記レジスタファイルか
ら第２のレジスタを選択する第２レジスタ選択手段と、
前記レジスタファイルから第３のレジスタを選択する第
３レジスタ選択手段と、前記第１レジスタ選択手段で選
ばれたデータと前記第２レジスタ選択手段で選ばれたデ
ータを同じ桁にある文字どうしごとに比較する第１の比
較器と、前記第２レジスタで選ばれたデータと前記第３
レジスタで選ばれたデータの算術論理演算を行なう算術
論理演算ユニットと、前記算術論理演算ユニットの演算
結果を記憶するＺフラグと、前記第１の比較器の出力を
入力として、前記第２のレジスタに格納されているデー
タ中にエンドコードが含まれていることを示す信号を出
力とする文字列終了検出器と、前記文字列終了検出器の
出力を記憶するＥフラグとを備えたものである。

【００３３】また請求項１記載において、第１の比較器
の出力を入力とし、前記第１の比較器で比較したデータ
中にエンドコードがあったとき、一番先頭にあるエンド
コードの桁位置を出力する位置番号発生器を付加した。

【００３４】また請求項１、２記載において、第２レジ
スタ選択手段で選ばれたデータと第３レジスタ選択手段
で選ばれたデータを同じ桁にある文字どうしごとに比較
する第２の比較器と、第１の比較器の出力と前記第２の
比較器の出力を入力とし、前記第２のレジスタに格納さ
れているデータで、エンドコードとエンドコードよりも
先頭方向にあるすべての文字と第３のレジスタに格納さ
れているデータで、エンドコードとエンドコードよりも
先頭方向にあるすべての文字が等しいことを示す信号を
出力とする文字列一致終了検出器と、前記文字列一致終
了検出器の出力を記憶するＦフラグを付加した。

【００３５】本発明の請求項４記載の中央演算装置は、
レジスタファイルと、前記レジスタファイルから文字列
データの終わりを示すビットパターンであるエンドコー
ドを最下位桁に格納している第１のレジスタを選択する
第１レジスタ選択手段と、前記レジスタファイルから第
２のレジスタを選択する第２レジスタ選択手段と、前記
レジスタファイルから第３のレジスタを選択する第３レ
ジスタ選択手段と、前記第１レジスタ選択手段で選ばれ
たデータと前記第２レジスタ選択手段で選ばれたデータ
の最下位桁を比較する比較器と、前記第２レジスタ選択
手段で選ばれたデータと前記第３レジスタ選択手段で選
ばれたデータの算術論理演算を行なう算術論理演算ユニ
ットと、前記算術論理演算ユニットの演算結果を記憶す
るＺフラグと、前記比較器の出力を入力として、前記第
２のレジスタに格納されているデータの最下位桁がエン
ドコードであること記憶するＥフラグとを備えたもので
ある。

【００３６】また請求項４記載において、比較器の出力
と算術論理演算ユニットの出力を入力とし、第２のレジ
スタに格納されているデータと第３のレジスタに格納さ
れているデータが等しく、かつ前記第２のレジスタに格
納されているデータの最下位桁がエンドコードであるこ
とを示す信号を出力とする文字列一致終了検出器と、前
記文字列一致終了検出器の出力を記憶するＦフラグを付
加した。

【００３７】

【作用】本発明は上記した請求項１記載の構成によっ
て、第１の比較器を用いて第１レジスタ選択手段で選ば
れたデータと第２レジスタ選択手段で選ばれたデータを
同じ桁にある文字どうしごとに比較し、文字列終了検出
器が第１の比較器の出力を入力として、第２のレジスタ
に格納されているデータ中にエンドコードが含まれてい
ることを示す信号を出力するため、本来のデータ幅、す
なわち複数バイト単位で文字列の転送のときの終わり検
出ができる。

【００３８】また位置番号発生器を付加したため、第１
の比較器で比較したデータ中にエンドコードがあったと
き、一番先頭にあるエンドコードの桁位置を知ることが
でき、この桁位置から複数バイト単位では割りきれない
文字列の半端となった文字数を数えることができる。

【００３９】さらに文字列一致終了検出器を付加したた
め、第１の比較器の出力と第２の比較器の出力を入力と
し、第２のレジスタに格納されているデータで、エンド
コードとエンドコードよりも先頭方向にあるすべての文
字と第３のレジスタに格納されているデータで、エンド
コードとエンドコードよりも先頭方向にあるすべての文
字が等しいことを示す信号を出力することができ、本来
のデータ幅、すなわち複数バイト単位で文字列の比較と
終わり検出を同時にできる。

【００４０】本発明は上記した請求項４記載の構成によ
って、比較器を用いて第１レジスタ選択手段で選ばれた
エンドコードと第２レジスタ選択手段で選ばれたデータ
の最下位桁を比較し、この比較結果、第２のレジスタに
格納されているデータの最下位桁がエンドコードである
ことがわかる。

【００４１】また文字列一致終了検出器を付加したた
め、第２のレジスタに格納されているデータと第３のレ
ジスタに格納されているデータが等しく、かつ前記第２
のレジスタに格納されているデータの最下位桁がエンド
コードであることがわかるため、本来のデータ幅、すな
わち複数バイト単位で文字列の比較と終わり検出を同時
にできる。

【００４２】

【実施例】以下、本発明の実施例について詳細に述べ
る。

【００４３】（実施例１）図１は、データ幅が２４ビッ
トの演算器で８ビット文字の文字列処理するブロック図
である。以下、図１をもとに実施例１について説明す
る。

【００４４】レジスタファイル１０１は２４ビット幅の
レジスタが３２本集まったものである。これに第１レジ
スタ選択手段１０２ａと第２レジスタ選択手段１０２ｂ
と第３レジスタ選択手段１０２ｃを接続する。第１レジ
スタ選択手段１０２ａと第２レジスタ選択手段１０２ｂ
の出力を比較器１０３ａの入力に接続する。第２レジス
タ選択手段１０２ｂと第３レジスタ選択手段１０２ｃを
比較器１０３ｂと算術論理演算ユニット１０４の入力に
接続する。

【００４５】比較器１０３ａ、１０３ｂは、２つの２４
ビット入力信号をそれぞれ上位８ビット、中８ビット、
下位８ビットの３つに分けて、各部分ごとに比較した結
果を３ビットの出力とする。比較器１０３ａの出力を文
字列終了検出器１０５と位置番号発生器１０６の入力に
接続する。比較器１０３ａ，１０３ｂの出力を文字列一
致終了検出器１０７に接続する。文字列終了検出器１０
５の出力をＥフラグ１０８ａの入力とし、算術論理演算
ユニット１０４の出力をＺフラグ１０８ｂの入力とし、
文字列一致終了検出器１０７をＦフラグ１０８ｃの入力
とする。文字列終了検出器１０５と位置番号発生器１０
６と文字列一致終了検出器１０７は図１のような論理回
路で実現する。

【００４６】次に動作について説明する。レジスタファ
イル１０１の中には、ｐレジスタ、ｑレジスタ、ｒレジ
スタがあるものとする。ｐレジスタには、文字列の終わ
りを示すエンドコードとして、例えば、アスキーコード
の０をレジスタが埋まるように３文字（２４ビット）格
納する。まず文字列の転送について、０番地に文字列
「ｘｙｚｖ☆ｗ」があり、これを１０番地に転送する場
合を例に説明する。なお、☆はエンドコードであり、１
文字は８ビットで構成する。

【００４７】（１）０番地から２番地の文字列ｘｙｚを
ｑレジスタに転送する。第１レジスタ選択手段１０２ａ
で選ばれたｐレジスタと第２レジスタ選択手段１０２ｂ
で選ばれたｑレジスタが比較器１０３ａで比較され、文
字列終了検出器１０５によってエンドコードがないこと
が検出されてＥフラグ１０８ａに記憶される。また、算
術論理演算ユニット１０４でｑレジスタは０でないこと
が計算され、Ｚフラグ１０８ｂに記憶される。

【００４８】（２）ｑレジスタに格納されている文字列
ｘｙｚを１０番地から１２番地に転送する。

【００４９】（３）Ｅフラグ１０８ａを見て、文字列の
終わりではないことがわかる。 （４）３番地から５番地の文字列ｖ☆ｗをｑレジスタに
転送する。第１レジスタ選択手段１０２ａで選ばれたｐ
レジスタと第２レジスタ選択手段１０２ｂで選ばれたｑ
レジスタが比較器１０３ａで比較され、文字列終了検出
器１０５によってエンドコードがあることが検出されて
Ｅフラグ１０８ａに記憶される。また、算術論理演算ユ
ニット１０４でｑレジスタは０でないことが計算され、
Ｚフラグ１０８ｂに記憶される。

【００５０】（５）ｑレジスタに格納されている文字列
ｖ☆ｗを１３番地から１５番地に転送する。

【００５１】（６）Ｅフラグ１０８ａを見て、文字列の
終わりであることがわかり文字列の転送が完了する。

【００５２】文字列一致終了検出器１０７は、第２レジ
スタ選択手段１０２ｂで選ばれた文字列データの先頭か
らエンドコードまでと第３レジスタ選択手段１０２ｃで
選ばれた文字列データの先頭からエンドコードまでが等
しいか、等しくないかを検出する。例えば比較する２つ
の文字列と文字列一致終了検出器１０７の出力は、次の
ような関係になる。

【００５３】ｘｙｚとｓｔｕのとき、出力は０。 ｘｙｚとｘｙｚのとき、出力は０。

【００５４】ｘｙ☆とｘｙ☆のとき、出力は１。 ☆ｘｖと☆ｓｔのとき、出力は１。

【００５５】文字列の比較について、０番地にある文字
列「ｘｙｚｗ☆ｐ」と１０番地にある文字列「ｘｙｚｗ
☆ｓ」を比較する場合を例に説明する。

【００５６】（１）０番地から２番地の文字列ｘｙｚを
ｑレジスタに転送する。第１レジスタ選択手段１０２ａ
で選ばれたｐレジスタと第２レジスタ選択手段１０２ｂ
で選ばれたｑレジスタが比較器１０３ａで比較され、文
字列終了検出器１０５によってエンドコードがないこと
が検出されてＥフラグ１０８ａに記憶される。また、算
術論理演算ユニット１０４でｑレジスタは０でないこと
が計算され、Ｚフラグ１０８ｂに記憶される。

【００５７】（２）１０番地から１２番地の文字列ｘｙ
ｚをｒレジスタに転送する。第１レジスタ選択手段１０
２ａで選ばれたｐレジスタと第２レジスタ選択手段１０
２ｂで選ばれたｒレジスタが比較器１０３ａで比較さ
れ、文字列終了検出器１０５によってエンドコードがな
いことが検出されてＥフラグ１０８ａに記憶される。ま
た、算術論理演算ユニット１０４でｒレジスタは０でな
いことが計算され、Ｚフラグ１０８ｂに記憶される。

【００５８】（３）ｑレジスタとｒレジスタを比較す
る。第１レジスタ選択手段１０２ａによて選ばれたｐレ
ジスタと第２レジスタ選択手段１０２ｂで選ばれたｑレ
ジスタが比較器１０３ａで比較される。また、第２レジ
スタ選択手段１０２ｂで選ばれたｑレジスタと第３レジ
スタ選択手段１０２ｃで選ばれたｒレジスタが算術論理
演算ユニット１０４と比較器１０３ｂで比較される。算
術論理演算ユニット１０４によって、Ｚフラグ１０８ｂ
にｑレジスタとｒレジスタが等しいことが記憶される。
文字列終了検出器１０５によって、Ｅフラグ１０８ａに
ｑレジスタはエンドコードを含まないことが記憶され
る。文字列一致終了検出器１０７によって、Ｆフラグ１
０８ｃにｑレジスタとｒレジスタの文字列は一致かつ終
わりではないことが記憶される。

【００５９】（４）Ｆフラグ１０８ｃを見て、文字列は
一致かつ終わりではないことがわかる。

【００６０】（５）Ｚフラグ１０８ｂを見て、文字列が
等しかったことがわかる。 （６）３番地から５番地の文字列ｗ☆ｐをｑレジスタに
転送する。第１レジスタ選択手段１０２ａで選ばれたｐ
レジスタと第２レジスタ選択手段１０２ｂで選ばれたｑ
レジスタが比較器１０３ａで比較され、文字列終了検出
器１０５によってエンドコードがあることが検出されて
Ｅフラグ１０８ａに記憶される。また、算術論理演算ユ
ニット１０４でｑレジスタは０でないことが計算され、
Ｚフラグ１０８ｂに記憶される。

【００６１】（７）１３番地から１５番地の文字列ｗ☆
ｓをｒレジスタに転送する。第１レジスタ選択手段１０
２ａで選ばれたｐレジスタと第２レジスタ選択手段１０
２ｂで選ばれたｒレジスタが比較器１０３ａで比較さ
れ、文字列終了検出器１０５によってエンドコードがあ
ることが検出されてＥフラグ１０８ａに記憶される。ま
た、算術論理演算ユニット１０４でｒレジスタは０でな
いことが計算され、Ｚフラグ１０８ｂに記憶される。

【００６２】（８）ｑレジスタとｒレジスタを比較す
る。第１レジスタ選択手段１０２ａによて選ばれたｐレ
ジスタと第２レジスタ選択手段１０２ｂで選ばれたｑレ
ジスタが比較器１０３ａで比較される。また、第２レジ
スタ選択手段１０２ｂで選ばれたｑレジスタと第３レジ
スタ選択手段１０２ｃで選ばれたｒレジスタが算術論理
演算ユニット１０４と比較器１０３ｂで比較される。算
術論理演算ユニット１０４によって、Ｚフラグ１０８ｂ
にｑレジスタとｒレジスタが等しくないことが記憶され
る。文字列終了検出器１０５によって、Ｅフラグ１０８
ａにｑレジスタはエンドコードを含むことが記憶され
る。文字列一致終了検出器１０７によって、Ｆフラグ１
０８ｃにｑレジスタとｒレジスタの文字列は一致かつ終
わりであることが記憶される。

【００６３】（９）Ｆフラグを見て、文字列は一致かつ
終わりであることがわかり、０番地から文字列と１０番
地からの文字列は等しいことがわかる。

【００６４】位置番号発生器１０６は、前記文字列終了
検出器１０５によって検出されるエンドコードの桁位置
を発生する。前記文字列比較の例では、位置番号発生器
１０６によって、２桁目にエンドコードのあることがわ
かる。これによって、文字列の文字数を数えることがで
きる。

【００６５】本実施例では３文字ずつ転送することによ
って、従来１文字ずつ転送していたのに比べて、最高３
倍の速さで転送する。また、文字列を比較するときは、
３文字ずつ比較するのと同時に終わり判定をすることに
より、従来１文字ずつ比較した後に終わり判定をしてい
たのに比べて、最高３倍以上の速さで比較する。

【００６６】（実施例２）図３は、図１のエンドコード
データパス１０９の別方式のブロック図である。以下、
図１と図３をもとに、実施例２について説明する。

【００６７】レジスタファイル１０１は２４ビット幅の
レジスタが３２本集まったものである。これに第１レジ
スタ選択手段３０２と第２レジスタ選択手段１０２ｂと
第３レジスタ選択手段１０２ｃを接続する。第１レジス
タ選択手段３０２の入力はレジスタファイル１０１の各
レジスタの下位８ビットである。第１レジスタ選択手段
３０２の出力８ビットと第２レジスタ選択手段１０２ｂ
の出力２４ビットを比較器１０３ａの入力に接続する。
第２レジスタ選択手段１０２ｂと第３レジスタ選択手段
１０２ｃを比較器１０３ｂと算術論理演算ユニット１０
４の入力に接続する。比較器１０３ａは、第２レジスタ
選択手段１０２ｂから入力した２４ビット信号を上位８
ビット、中８ビット、下位８ビットに分け、それぞれの
８ビット信号と第１レジスタ選択手段３０２から入力し
た８ビット信号を比較し、その結果を３ビットの出力と
する。エンドコードパス１０９以外は実施例１と同じ構
成で、比較器１０３ｂは、２つの２４ビット入力信号を
それぞれ上位８ビット、中８ビット、下位８ビットの３
つに分けて、各部分ごとに比較した結果を３ビットの出
力とする。比較器１０３ａの出力を文字列終了検出器１
０５と位置番号発生器１０６の入力に接続する。比較器
１０３ａ，１０３ｂの出力を文字列一致終了検出器１０
７に接続する。文字列終了検出器１０５の出力をＥフラ
グ１０８ａの入力とし、算術論理演算ユニット１０４の
出力をＺフラグ１０８ｂの入力とし、文字列一致終了検
出器１０７をＦフラグ１０８ｃの入力とする。文字列終
了検出器１０５と位置番号発生器１０６と文字列一致終
了検出器１０７は図１のような論理回路で実現する。

【００６８】次に動作について説明する。レジスタファ
イル１０１の中には、ｐレジスタ、ｑレジスタ、ｒレジ
スタがあるものとする。実施例１では、ｐレジスタに
は、文字列の終わりを示すエンドコードとして、例え
ば、アスキーコードの０をレジスタが埋まるように３文
字（２４ビット）格納したが、実施例２では、ｐレジス
タの下位８ビットにエンドコードを入れればよい。すな
わち、ｐレジスタの上位１６ビットは何が格納されてい
てもよい。比較器３０３の出力は、実施例１の比較器１
０３ａの出力と動作上の違いはなく、全体の動作として
は実施例１と同じである。

【００６９】実施例１の第１レジスタ選択手段１０２ａ
と第２レジスタ選択手段１０２ｂと第３レジスタ選択手
段１０３ｃは同じ構成の回路で、比較器１０３ａと比較
器１０３ｂも同じ構成の回路であったが、本実施例で
は、新たに第１レジスタ選択手段３０２を用意しなけれ
ばならない。しかし、実施例１のエンドコードデータパ
ス１０９に比べて、本実施例のエンドコードパス（図３
の１０９）は回路面積を小さくできるうえに、実施例１
と同じ効果が得られる。

【００７０】（実施例３）図４は、データ幅が２４ビッ
トの演算器で８ビット文字の文字列処理するブロック図
である。以下、図４をもとに実施例３について説明す
る。

【００７１】レジスタファイル４０１は２４ビット幅の
レジスタが３２本集まったものである。これに第１レジ
スタ選択手段４０２ａと第２レジスタ選択手段４０２ｂ
と第３レジスタ選択手段４０２ｃを接続する。第１レジ
スタ選択手段４０２ａは、各レジスタの下位８ビットに
対して選択する回路である。第１レジスタ選択手段４０
２ａの出力８ビットと、第２レジスタ選択手段４０２ｂ
の出力の下位８ビットを比較器４０３の入力に接続す
る。第２レジスタ選択手段４０２ｂと第３レジスタ選択
手段４０２ｃを算術論理演算ユニット４０４の入力に接
続する。比較器４０３と算術論理演算ユニット４０４の
出力を文字列一致終了検出器４０７に接続する。比較器
４０３の出力をＥフラグ４０８ａの入力とし、算術論理
演算ユニット４０４の出力をＺフラグ４０８ｂの入力と
し、文字列一致終了検出器４０７をＦフラグ４０８ｃの
入力とする。文字列一致終了検出器４０７は図４のよう
な論理積回路で実現する。

【００７２】次に動作について説明する。レジスタファ
イル４０１の中には、ｐレジスタ、ｑレジスタ、ｒレジ
スタがあるものとする。ｐレジスタには、文字列の終わ
りを示すエンドコードとして、例えば、アスキーコード
の０をレジスタの下位８ビットに格納する。文字列は、
３の倍数の文字で構成し、余る場合は残りをエンドコー
ドで埋める。例えば、文字列ｘｙｚｖｗはメモリ上に
「ｘｙｚｖｗ☆」と格納され、文字列ｘｙｚｕｖｗはメ
モリ上に「ｘｙｚｕｖｗ☆☆☆」と格納する。まず文字
列の転送について、０番地に文字列「ｘｙｚｖ☆☆」が
あり、これを１０番地に転送する場合を例に説明する。
なお、☆はエンドコードであり、１文字は８ビットで構
成する。

【００７３】（１）０番地から２番地の文字列ｘｙｚを
ｑレジスタに転送する。第１レジスタ選択手段４０２ａ
で選ばれたｐレジスタの下位８ビットと第２レジスタ選
択手段４０２ｂで選ばれたｑレジスタの下位８ビットが
比較器４０３で比較され、ｑレジスタの下位８ビットが
エンドコードでないことが検出されてＥフラグ４０８ａ
に記憶される。また、算術論理演算ユニット４０４でｑ
レジスタは０でないことが計算され、Ｚフラグ４０８ｂ
に記憶される。

【００７４】（２）ｑレジスタに格納されている文字列
ｘｙｚを１０番地から１２番地に転送する。

【００７５】（３）Ｅフラグ４０８ａを見て、文字列の
終わりではないことがわかる。 （４）３番地から５番地の文字列ｖ☆☆をｑレジスタに
転送する。第１レジスタ選択手段４０２ａで選ばれたｐ
レジスタの下位８ビットと第２レジスタ選択手段４０２
ｂで選ばれたｑレジスタの下位８ビットが比較器４０３
で比較され、ｑレジスタの下位８ビットがエンドコード
であることが検出されてＥフラグ４０８ａに記憶され
る。また、算術論理演算ユニット１０４でｑレジスタは
０でないことが計算され、Ｚフラグ４０８ｂに記憶され
る。

【００７６】（５）ｑレジスタに格納されている文字列
ｖ☆☆を１３番地から１５番地に転送する。

【００７７】（６）Ｅフラグ４０８ａを見て、文字列の
終わりであることがわかり文字列の転送が完了する。

【００７８】文字列一致終了検出器４０７は、第２レジ
スタ選択手段４０２ｂで選ばれた文字列データが文字列
の終わり、すなわち下位８ビットがエンドコードで、か
つ第３レジスタ選択手段４０２ｃで選ばれた文字列デー
タと等しいことを検出する。例えば比較する２つの文字
列と文字列一致終了検出器４０７の出力は、次のような
関係になる。

【００７９】ｘｙｚとｓｔｕのとき、出力は０。 ｘｙｚとｘｙｚのとき、出力は０。

【００８０】ｘｙ☆とｘｙ☆のとき、出力は１。 ｘ☆☆とｘ☆☆のとき、出力は１。

【００８１】文字列の比較について、０番地にある文字
列「ｘｙｚｗ☆☆」と１０番地にある文字列「ｘｙｚｗ
☆☆」を比較する場合を例に説明する。

【００８２】（１）０番地から２番地の文字列ｘｙｚを
ｑレジスタに転送する。第１レジスタ選択手段４０２ａ
で選ばれたｐレジスタの下位８ビットと第２レジスタ選
択手段４０２ｂで選ばれたｑレジスタの下位８ビットが
比較器４０３で比較され、ｑレジスタの下位８ビットが
エンドコードでないことが検出されてＥフラグ４０８ａ
に記憶される。また、算術論理演算ユニット４０４でｑ
レジスタは０でないことが計算され、Ｚフラグ４０８ｂ
に記憶される。

【００８３】（２）１０番地から１２番地の文字列ｘｙ
ｚをｒレジスタに転送する。第１レジスタ選択手段４０
２ａで選ばれたｐレジスタの下位８ビットと第２レジス
タ選択手段４０２ｂで選ばれたｒレジスタの下位８ビッ
トが比較器４０３で比較され、ｒレジスタの下位８ビッ
トがエンドコードでないことが検出されてＥフラグ４０
８ａに記憶される。また、算術論理演算ユニット４０４
でｒレジスタは０でないことが計算され、Ｚフラグ４０
８ｂに記憶される。

【００８４】（３）ｑレジスタとｒレジスタを比較す
る。第１レジスタ選択手段４０２ａによて選ばれたｐレ
ジスタの下位８ビットと第２レジスタ選択手段４０２ｂ
で選ばれたｑレジスタの下位８ビットが比較器４０３で
比較される。また、第２レジスタ選択手段１０２ｂで選
ばれたｑレジスタと第３レジスタ選択手段１０２ｃで選
ばれたｒレジスタが算術論理演算ユニット４０４で比較
される。算術論理演算ユニットによって、Ｚフラグ４０
８ｂにｑレジスタとｒレジスタが等しいことが記憶され
る。比較器４０３によってＥフラグ４０８ａにｑレジス
タの下位８ビットはエンドコードではないことが記憶さ
れる。文字列一致終了検出器４０７によって、Ｆフラグ
４０８ｃにｑレジスタとｒレジスタの文字列は一致かつ
終わりではないことが記憶される。

【００８５】（４）Ｆフラグ４０８ｃを見て、文字列は
一致かつ終わりではないことがわかる。

【００８６】（５）Ｚフラグ４０８ｂを見て、文字列が
等しかったことがわかる。 （６）３番地から５番地の文字列ｗ☆☆をｑレジスタに
転送する。第１レジスタ選択手段４０２ａで選ばれたｐ
レジスタの下位８ビットと第２レジスタ選択手段４０２
ｂで選ばれたｑレジスタの下位８ビットが比較器４０３
で比較され、ｑレジスタの下位８ビットがエンドコード
であることが検出されてＥフラグ４０８ａに記憶され
る。また、算術論理演算ユニット４０４でｑレジスタは
０でないことが計算され、Ｚフラグ４０８ｂに記憶され
る。

【００８７】（７）１３番地から１５番地の文字列ｗ☆
☆をｒレジスタに転送する。第１レジスタ選択手段４０
２ａで選ばれたｐレジスタの下位８ビットと第２レジス
タ選択手段４０２ｂで選ばれたｒレジスタの下位８ビッ
トが比較器４０３で比較され、ｒレジスタの下位８ビッ
トがエンドコードであることが検出されてＥフラグ４０
８ａに記憶される。また、算術論理演算ユニット４０４
でｒレジスタは０でないことが計算され、Ｚフラグ４０
８ｂに記憶される。

【００８８】（８）ｑレジスタとｒレジスタを比較す
る。第１レジスタ選択手段４０２ａによて選ばれたｐレ
ジスタの下位８ビットと第２レジスタ選択手段４０２ｂ
で選ばれたｑレジスタの下位８ビットが比較器４０３で
比較される。また、第２レジスタ選択手段４０２ｂで選
ばれたｑレジスタと第３レジスタ選択手段４０２ｃで選
ばれたｒレジスタが算術論理演算ユニット４０４で比較
される。算術論理演算ユニット４０４によって、Ｚフラ
グ４０８ｂにｑレジスタとｒレジスタが等しいことが記
憶される。比較器４０３によって、Ｅフラグ４０８ａに
ｑレジスタの下位８ビットはエンドコードであることが
記憶される。文字列一致終了検出器４０７によって、Ｆ
フラグ４０８ｃにｑレジスタとｒレジスタの文字列は一
致かつ終わりであることが記憶される。

【００８９】（９）Ｆフラグ４０８ｃを見て、文字列は
一致かつ終わりであることがわかり、０番地から文字列
と１０番地からの文字列は等しいことがわかる。

【００９０】本実施例では実施例２よりも、回路規模が
小さく、３の倍数の文字数で構成された文字列の比較や
転送のときの終わり検出に関しては実施例２と同様の効
果がある。

【００９１】なお、実施例１から３では、データ幅２４
ビット、文字幅８ビットで説明したが、その他のビット
数、例えばデータ幅３２ビット、文字幅１６ビットや、
データ幅６４ビット、文字幅８ビットと１６ビットな
ど、データ幅が文字幅の整数倍のアーキテクチャの演算
器に応用できる。

【００９２】

【発明の効果】以上のように本発明は請求項１記載の構
成によって、第１の比較器を用いて第１レジスタ選択手
段で選ばれたデータと第２レジスタ選択手段で選ばれた
データを同じ桁にある文字どうしごとに比較し、文字列
終了検出器が第１の比較器の出力を入力として、第２の
レジスタに格納されているデータ中にエンドコードが含
まれていることを示す信号を出力するため、本来のデー
タ幅、すなわち複数バイト単位で文字列の転送のときの
終わり検出ができる。

【００９３】また位置番号発生器を付加したため、第１
の比較器で比較したデータ中にエンドコードがあったと
き、一番先頭にあるエンドコードの桁位置を知ることが
でき、この桁位置から複数バイト単位では割りきれない
文字列の半端となった文字数を数えることができる。

【００９４】さらに文字列一致終了検出器を付加したた
め、第１の比較器の出力と第２の比較器の出力を入力と
し、第２のレジスタに格納されているデータで、エンド
コードとエンドコードよりも先頭方向にあるすべての文
字と第３のレジスタに格納されているデータで、エンド
コードとエンドコードよりも先頭方向にあるすべての文
字が等しいことを示す信号を出力することができ、本来
のデータ幅、すなわち複数バイト単位で文字列の比較と
終わり検出を同時にできる。

【００９５】本発明は請求項４記載の構成によって、比
較器を用いて第１レジスタ選択手段で選ばれたエンドコ
ードと第２レジスタ選択手段で選ばれたデータの最下位
桁を比較し、この比較結果、第２のレジスタに格納され
ているデータの最下位桁がエンドコードであることがわ
かる。

【００９６】また文字列一致終了検出器を付加したた
め、第２のレジスタに格納されているデータと第３のレ
ジスタに格納されているデータが等しく、かつ前記第２
のレジスタに格納されているデータの最下位桁がエンド
コードであることがわかるため、本来のデータ幅、すな
わち複数バイト単位で文字列の比較と終わり検出を同時
にできる。

【図面の簡単な説明】

【図１】本発明の実施例１の回路のブロック図

【図２】従来例の回路のブロック図

【図３】本発明の実施例２のエンドコードデータパスの
ブロック図

【図４】本発明の実施例３の回路のブロック図

【符号の説明】

１０１ レジスタファイル １０２ａ 第１レジスタ選択手段 １０２ｂ 第２レジスタ選択手段 １０２ｃ 第３レジスタ選択手段 １０３ａ、１０３ｂ 比較器 １０４ 算術論理演算ユニット １０５ 文字列終了検出器 １０６ 位置番号発生器 １０７ 文字列一致狩猟検出器 １０８ａ Ｅフラグ １０８ｂ Ｚフラグ １０８ｃ Ｆフラグ

Claims (5)

【特許請求の範囲】
1. 【請求項１】レジスタファイルと、前記レジスタファイ
   ルから文字列データの終わりを示すビットパターンであ
   るエンドコードで構成されている文字列を格納している
   第１のレジスタを選択する第１レジスタ選択手段と、前
   記レジスタファイルから第２のレジスタを選択する第２
   レジスタ選択手段と、前記レジスタファイルから第３の
   レジスタを選択する第３レジスタ選択手段と、前記第１
   レジスタ選択手段で選ばれたデータと前記第２レジスタ
   選択手段で選ばれたデータを同じ桁にある文字どうしご
   とに比較する第１の比較器と、前記第２レジスタで選ば
   れたデータと前記第３レジスタで選ばれたデータの算術
   論理演算を行なう算術論理演算ユニットと、前記算術論
   理演算ユニットの演算結果を記憶するＺフラグと、前記
   第１の比較器の出力を入力として、前記第２のレジスタ
   に格納されているデータ中にエンドコードが含まれてい
   ることを示す信号を出力とする文字列終了検出器と、前
   記文字列終了検出器の出力を記憶するＥフラグとを備え
   た中央演算装置。
2. 【請求項２】請求項１記載において、第１の比較器の出
   力を入力とし、前記第１の比較器で比較したデータ中に
   エンドコードがあったとき、一番先頭にあるエンドコー
   ドの桁位置を出力する位置番号発生器を付加した中央演
   算装置。
3. 【請求項３】請求項１叉は２記載において、第２レジス
   タ選択手段で選ばれたデータと第３レジスタ選択手段で
   選ばれたデータを同じ桁にある文字どうしごとに比較す
   る第２の比較器と、第１の比較器の出力と前記第２の比
   較器の出力を入力とし、前記第２のレジスタに格納され
   ているデータで、エンドコードとエンドコードよりも先
   頭方向にあるすべての文字と第３のレジスタに格納され
   ているデータで、エンドコードとエンドコードよりも先
   頭方向にあるすべての文字が等しいことを示す信号を出
   力とする文字列一致終了検出器と、前記文字列一致終了
   検出器の出力を記憶するＦフラグを付加した中央演算装
   置。
4. 【請求項４】レジスタファイルと、前記レジスタファイ
   ルから文字列データの終わりを示すビットパターンであ
   るエンドコードを最下位桁に格納している第１のレジス
   タを選択する第１レジスタ選択手段と、前記レジスタフ
   ァイルから第２のレジスタを選択する第２レジスタ選択
   手段と、前記レジスタファイルから第３のレジスタを選
   択する第３レジスタ選択手段と、前記第１レジスタ選択
   手段で選ばれたデータと前記第２レジスタ選択手段で選
   ばれたデータの最下位桁を比較する比較器と、前記第２
   レジスタ選択手段で選ばれたデータと前記第３レジスタ
   選択手段で選ばれたデータの算術論理演算を行なう算術
   論理演算ユニットと、前記算術論理演算ユニットの演算
   結果を記憶するＺフラグと、前記比較器の出力を入力と
   して、前記第２のレジスタに格納されているデータの最
   下位桁がエンドコードであること記憶するＥフラグとを
   備えた中央演算装置。
5. 【請求項５】請求項４記載において、比較器の出力と算
   術論理演算ユニットの出力を入力とし、第２のレジスタ
   に格納されているデータと第３のレジスタに格納されて
   いるデータが等しく、かつ前記第２のレジスタに格納さ
   れているデータの最下位桁がエンドコードであることを
   示す信号を出力とする文字列一致終了検出器と、前記文
   字列一致終了検出器の出力を記憶するＦフラグを付加し
   た中央演算装置。