JPH06202849A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06202849A JPH06202849A JP4347698A JP34769892A JPH06202849A JP H06202849 A JPH06202849 A JP H06202849A JP 4347698 A JP4347698 A JP 4347698A JP 34769892 A JP34769892 A JP 34769892A JP H06202849 A JPH06202849 A JP H06202849A
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- Japan
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- bit
- circuit
- bits
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Abstract
(57)【要約】
【目的】 情報処理装置において、長い文字列や桁数の
多い数値等の比較処理の高速化を図る。 【構成】 複数の比較器を並列に配設し、これらの比較
器群に２つの比較対象データを一括入力して比較する比
較回路と、この比較回路の出力から前記２つの比較対象
データの大小ないし一致・不一致とその箇所を判別する
判別回路とを備えたことを特徴とする。
多い数値等の比較処理の高速化を図る。 【構成】 複数の比較器を並列に配設し、これらの比較
器群に２つの比較対象データを一括入力して比較する比
較回路と、この比較回路の出力から前記２つの比較対象
データの大小ないし一致・不一致とその箇所を判別する
判別回路とを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は情報処理装置に関し、
特に、長い文字列や桁数の多い数値等の比較処理の高速
化に関する。
特に、長い文字列や桁数の多い数値等の比較処理の高速
化に関する。
【０００２】
【従来の技術】情報処理装置において、文字列や整数
値、２進化１０進数等のデータを比較する場合、従来は
単一の比較器を用い、データの先頭から順に特定のビッ
ト幅毎に分割して繰り返し比較していた。
値、２進化１０進数等のデータを比較する場合、従来は
単一の比較器を用い、データの先頭から順に特定のビッ
ト幅毎に分割して繰り返し比較していた。
【０００３】図６に、このような従来の比較方法の例を
示す。３２ビットの比較器１０１を用いて、例えば３２
ビット（４バイト）の２つの文字列Ａ、Ｂを比較する場
合を考える。単純に２つの文字列の大小や一致・不一致
を判別するだけであれば、そのまま２つの文字列Ａ、Ｂ
を一括して比較器１０１に入力し、比較すれば良いがこ
れでは不一致等があった場合にどこで（何バイト目で）
その不一致が発見されたかが全く不明である。このため
従来は、図６に示すように、文字列の先頭（例えば右
端）から１バイトずつを、例えば”000000FF[H] ”等の
マスクパターンと論理積（ＡＮＤ）をとってマスクする
ことにより取り出してから比較器１０１に入力し、比較
する。さらに次のバイトを、例えば右に８ビットシフト
してから同様に取り出して比較するというような作業を
繰り返して比較を行っていた。
示す。３２ビットの比較器１０１を用いて、例えば３２
ビット（４バイト）の２つの文字列Ａ、Ｂを比較する場
合を考える。単純に２つの文字列の大小や一致・不一致
を判別するだけであれば、そのまま２つの文字列Ａ、Ｂ
を一括して比較器１０１に入力し、比較すれば良いがこ
れでは不一致等があった場合にどこで（何バイト目で）
その不一致が発見されたかが全く不明である。このため
従来は、図６に示すように、文字列の先頭（例えば右
端）から１バイトずつを、例えば”000000FF[H] ”等の
マスクパターンと論理積（ＡＮＤ）をとってマスクする
ことにより取り出してから比較器１０１に入力し、比較
する。さらに次のバイトを、例えば右に８ビットシフト
してから同様に取り出して比較するというような作業を
繰り返して比較を行っていた。
【０００４】また、２進化１０進数の場合であれば、４
ビットずつに分けてほぼ同様の繰り返し比較演算を実行
して大小等を判別していた。
ビットずつに分けてほぼ同様の繰り返し比較演算を実行
して大小等を判別していた。
【０００５】
【発明が解決しようとする課題】このような従来の方法
であれば、比較すべき文字列が長かったり、２進化１０
進数の桁数が多いような場合には、比較判断の実行に特
に時間がかかるという問題があった。
であれば、比較すべき文字列が長かったり、２進化１０
進数の桁数が多いような場合には、比較判断の実行に特
に時間がかかるという問題があった。
【０００６】この発明は、このような従来の問題に鑑
み、長い文字列や桁数の多い数値等の比較処理を高速で
実行できるような構成を有する情報処理装置を提供する
ことを目的とするものである。
み、長い文字列や桁数の多い数値等の比較処理を高速で
実行できるような構成を有する情報処理装置を提供する
ことを目的とするものである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る情報処理装置では、複数の比較器
を並列に配設し、これらの比較器群に２つの比較対象デ
ータを一括入力して比較する比較回路と、この比較回路
の出力から前記２つの比較対象データの大小ないし一致
・不一致とその箇所を判別する判別回路とを備えたこと
を特徴としている。
るため、本発明に係る情報処理装置では、複数の比較器
を並列に配設し、これらの比較器群に２つの比較対象デ
ータを一括入力して比較する比較回路と、この比較回路
の出力から前記２つの比較対象データの大小ないし一致
・不一致とその箇所を判別する判別回路とを備えたこと
を特徴としている。
【０００８】
【作用】長い文字列や桁数の多い数値等を比較すると
き、本発明に係る情報処理装置では、複数の比較器群を
並列に配設した比較回路により、比較対象とする２つの
入力データが長くとも、比較器数に対応した相当のビッ
ト長毎に一括入力して比較されるようになる。そしてこ
の比較回路の出力から判別回路によって、前記２つの比
較対象データの大小ないし一致／不一致が判定されると
共に、その箇所が判別されるようになる。
き、本発明に係る情報処理装置では、複数の比較器群を
並列に配設した比較回路により、比較対象とする２つの
入力データが長くとも、比較器数に対応した相当のビッ
ト長毎に一括入力して比較されるようになる。そしてこ
の比較回路の出力から判別回路によって、前記２つの比
較対象データの大小ないし一致／不一致が判定されると
共に、その箇所が判別されるようになる。
【０００９】こうして、一度に大量のデータを比較する
ことが可能になるので、長い文字列や桁数の多い数値等
のデータであっても、従来に比べはるかに少ない比較回
数で判別されるようになり、比較処理が高速に行えるよ
うになる。
ことが可能になるので、長い文字列や桁数の多い数値等
のデータであっても、従来に比べはるかに少ない比較回
数で判別されるようになり、比較処理が高速に行えるよ
うになる。
【００１０】
【実施例】図１は、この発明に係る一実施例の情報処理
装置の要部構成を示す図である。特定のビット数（この
例では８ビット即ち１バイト）の２個の入力値を比較す
る比較器１１、１２、…、１８が、例えば８個、並列に
配置されて比較回路１が構成されている。この比較回路
１に、任意の長さの２つの比較対象データが比較器数に
対応した相当のビット長（この例の構成では、各比較器
のビット数８に比較器の個数８を乗じた値、即ち６４ビ
ット）毎に一括入力される。そして比較器毎の比較結果
が、この例では各１ビットで出力され、計８ビットの比
較結果ビット・パターンとして比較回路１から出力され
る。
装置の要部構成を示す図である。特定のビット数（この
例では８ビット即ち１バイト）の２個の入力値を比較す
る比較器１１、１２、…、１８が、例えば８個、並列に
配置されて比較回路１が構成されている。この比較回路
１に、任意の長さの２つの比較対象データが比較器数に
対応した相当のビット長（この例の構成では、各比較器
のビット数８に比較器の個数８を乗じた値、即ち６４ビ
ット）毎に一括入力される。そして比較器毎の比較結果
が、この例では各１ビットで出力され、計８ビットの比
較結果ビット・パターンとして比較回路１から出力され
る。
【００１１】そして、この比較回路１の出力の比較結果
ビット・パターンから、比較対象の２つのデータの大小
ないし一致／不一致を判定すると共に、その箇所を示す
ビット位置情報を出力するプライオリティ・エンコーダ
２が設けられている。プライオリティ・エンコーダ２
は、ビットパターン入力の値が１または０であるビット
を最上位のビット（この例ではビット０）から検索し、
その最初のビット位置を出力する回路である。
ビット・パターンから、比較対象の２つのデータの大小
ないし一致／不一致を判定すると共に、その箇所を示す
ビット位置情報を出力するプライオリティ・エンコーダ
２が設けられている。プライオリティ・エンコーダ２
は、ビットパターン入力の値が１または０であるビット
を最上位のビット（この例ではビット０）から検索し、
その最初のビット位置を出力する回路である。
【００１２】図２は、この実施例装置の動作を説明する
図である。比較対象データとして、例えば８バイトずつ
の２つの文字列Ａ、Ｂがあり、これら２つの文字列を先
頭から１文字ずつ比較して最初に一致しない文字現れる
位置を探す場合を例として説明する。
図である。比較対象データとして、例えば８バイトずつ
の２つの文字列Ａ、Ｂがあり、これら２つの文字列を先
頭から１文字ずつ比較して最初に一致しない文字現れる
位置を探す場合を例として説明する。
【００１３】６４ビット長の２入力バイト単位の比較回
路１に上記２つの文字列Ａ、Ｂが入力されると、各バイ
ト毎に１ビットの一致／不一致を示す比較結果情報が、
計８ビットのビット・パターンとして出力される。プラ
イオリティ・エンコーダ２では、この比較結果ビット・
パターンについて最初に１または０の値が現れるビット
位置を最上位ビットから検索し、２つの比較対象の文字
列データの一致／不一致を判定すると共に、不一致の場
合にはその不一致の箇所を判別し、文字列比較結果デー
タとして出力する。
路１に上記２つの文字列Ａ、Ｂが入力されると、各バイ
ト毎に１ビットの一致／不一致を示す比較結果情報が、
計８ビットのビット・パターンとして出力される。プラ
イオリティ・エンコーダ２では、この比較結果ビット・
パターンについて最初に１または０の値が現れるビット
位置を最上位ビットから検索し、２つの比較対象の文字
列データの一致／不一致を判定すると共に、不一致の場
合にはその不一致の箇所を判別し、文字列比較結果デー
タとして出力する。
【００１４】図３に、この発明に係る比較回路及び判別
回路を組み込んだ情報処理装置の周辺部を含めた構成例
を示す。プログラム命令３２、及びデータ３１等を格納
する記憶部３０と、この記憶部３０に格納される命令の
取り出し位置を保持するプログラムカウンタ２２、プロ
グラムカウンタ２２が保持する位置から命令を順次取り
出して解析（デコード）する命令デコーダ２３、解析さ
れた命令を実行制御する命令実行制御部２４、及び各種
データを一時格納するレジスタ群２１等からなる制御部
２０がある。
回路を組み込んだ情報処理装置の周辺部を含めた構成例
を示す。プログラム命令３２、及びデータ３１等を格納
する記憶部３０と、この記憶部３０に格納される命令の
取り出し位置を保持するプログラムカウンタ２２、プロ
グラムカウンタ２２が保持する位置から命令を順次取り
出して解析（デコード）する命令デコーダ２３、解析さ
れた命令を実行制御する命令実行制御部２４、及び各種
データを一時格納するレジスタ群２１等からなる制御部
２０がある。
【００１５】そして、複数の比較器を並列に配設し、こ
れらの比較器群に２つの比較対象データを一括入力して
比較する比較回路１と、この比較回路１の出力から前記
２つの比較対象データの大小ないし一致・不一致とその
箇所を判別する判別回路２、及び論理・演算等の処理を
実行するＡＬＵ１１、複数の入力データからいずれか１
つを選択出力するセレクタ１２等からなる演算部１０が
ある。この演算部１０の内部配線は非常に複雑となるの
で詳細は省略するが、制御部２０の制御下で、レジスタ
２１が保持するデータや記憶部３０内のデータ３１等を
入力部Ａ、Ｂから選択入力したり、セレクタ１２からの
出力Ｃを制御部２０あるいは記憶部３０に転送し、もし
くは再び入力部Ａ、Ｂから選択入力することも可能なよ
うになされている。
れらの比較器群に２つの比較対象データを一括入力して
比較する比較回路１と、この比較回路１の出力から前記
２つの比較対象データの大小ないし一致・不一致とその
箇所を判別する判別回路２、及び論理・演算等の処理を
実行するＡＬＵ１１、複数の入力データからいずれか１
つを選択出力するセレクタ１２等からなる演算部１０が
ある。この演算部１０の内部配線は非常に複雑となるの
で詳細は省略するが、制御部２０の制御下で、レジスタ
２１が保持するデータや記憶部３０内のデータ３１等を
入力部Ａ、Ｂから選択入力したり、セレクタ１２からの
出力Ｃを制御部２０あるいは記憶部３０に転送し、もし
くは再び入力部Ａ、Ｂから選択入力することも可能なよ
うになされている。
【００１６】記憶部３０内に格納されるプログラム命令
３２には、文字列や数値、２進化１０進数列等を比較す
る命令がある。これらの比較命令には、例えば２つのデ
ータの一致・不一致を調べ、不一致の箇所を求める命令
や、大小判断をする命令等がある。
３２には、文字列や数値、２進化１０進数列等を比較す
る命令がある。これらの比較命令には、例えば２つのデ
ータの一致・不一致を調べ、不一致の箇所を求める命令
や、大小判断をする命令等がある。
【００１７】これらの比較命令がプログラムカウンタ２
２の示す順に従って取り出され、命令デコーダ２３によ
り解析されて命令実行制御部２４に渡されると、命令実
行制御部２４は、比較対象の２つのデータ（例えばその
アドレスがレジスタ２１内に保持されている）を取り出
して演算部１０に転送し、２つの入力部Ａ、Ｂから比較
回路１に入力する。そして、命令の種類に応じ、大・小
・一致・不一致等の判定すべき種別を信号Ｓ１を介して
比較回路１に送付する。
２の示す順に従って取り出され、命令デコーダ２３によ
り解析されて命令実行制御部２４に渡されると、命令実
行制御部２４は、比較対象の２つのデータ（例えばその
アドレスがレジスタ２１内に保持されている）を取り出
して演算部１０に転送し、２つの入力部Ａ、Ｂから比較
回路１に入力する。そして、命令の種類に応じ、大・小
・一致・不一致等の判定すべき種別を信号Ｓ１を介して
比較回路１に送付する。
【００１８】比較回路１は、前記信号Ｓ１に応じ、２つ
の入力データについて、例えばバイト毎に大・小・一致
・不一致等の比較を行い、各バイト毎にその結果を例え
ば１ビットずつの信号で出力する。この出力ビット群
が、セレクタ１２を介し、その出力部Ｃから再び入力部
ＡもしくはＢを通してプライオリティエンコーダ２に入
力される。そしてプライオリティエンコーダ２は、この
比較結果のビット群から大・小・一致・不一致等の判
定、及びその位置の判別を行い、結果情報をセレクタ１
２を介して制御部２０に出力する。
の入力データについて、例えばバイト毎に大・小・一致
・不一致等の比較を行い、各バイト毎にその結果を例え
ば１ビットずつの信号で出力する。この出力ビット群
が、セレクタ１２を介し、その出力部Ｃから再び入力部
ＡもしくはＢを通してプライオリティエンコーダ２に入
力される。そしてプライオリティエンコーダ２は、この
比較結果のビット群から大・小・一致・不一致等の判
定、及びその位置の判別を行い、結果情報をセレクタ１
２を介して制御部２０に出力する。
【００１９】図４に、本発明に係る判別回路のプライオ
リティエンコーダの構成例を示す。同図左から判別すべ
きビット群Ａ０、Ａ１、…が入力される。例えば最初の
１の値のビットを判別するのであれば、上位のビット
（例えばＡ０）から順に、同図に示すような、入力部に
反転回路を有する論理積回路群を設ければ良い。そして
これらの論理積回路群からの出力がデコーダ２１に入力
される。デコーダ２１は同図上方から順に０値、１値、
…の優先順付き入力部を有し、最初に、例えば１が入力
された入力部の値を数ビットの数値データＳに変換して
出力する。
リティエンコーダの構成例を示す。同図左から判別すべ
きビット群Ａ０、Ａ１、…が入力される。例えば最初の
１の値のビットを判別するのであれば、上位のビット
（例えばＡ０）から順に、同図に示すような、入力部に
反転回路を有する論理積回路群を設ければ良い。そして
これらの論理積回路群からの出力がデコーダ２１に入力
される。デコーダ２１は同図上方から順に０値、１値、
…の優先順付き入力部を有し、最初に、例えば１が入力
された入力部の値を数ビットの数値データＳに変換して
出力する。
【００２０】図５に、プライオリティエンコーダの機能
動作の一例を示す。この例では３２ビットの入力に対
し、最初に１が発見されたビット位置を６ビットの数値
データとして出力する回路について示している。またビ
ット０を最上位とし、ビット３１を最下位とした場合の
回路例を示したものである。例えば、ビット０からビッ
ト１１までの１２ビットが全て０で、ビット１２で初め
て１が現れるような入力ビット列の場合であれば、それ
以降のビット（１３〜３１）の値が何であれ、出力数値
データは１２になる。また、入力ビット列に１が全く無
ければ、同図最下行に示すように、例えば数値データ３
２が出力される。このようなプライオリティエンコーダ
を上記比較回路からの出力ビット列判別用の判別回路と
して用いれば、文字列等の比較判別がより容易になる。
動作の一例を示す。この例では３２ビットの入力に対
し、最初に１が発見されたビット位置を６ビットの数値
データとして出力する回路について示している。またビ
ット０を最上位とし、ビット３１を最下位とした場合の
回路例を示したものである。例えば、ビット０からビッ
ト１１までの１２ビットが全て０で、ビット１２で初め
て１が現れるような入力ビット列の場合であれば、それ
以降のビット（１３〜３１）の値が何であれ、出力数値
データは１２になる。また、入力ビット列に１が全く無
ければ、同図最下行に示すように、例えば数値データ３
２が出力される。このようなプライオリティエンコーダ
を上記比較回路からの出力ビット列判別用の判別回路と
して用いれば、文字列等の比較判別がより容易になる。
【００２１】このように本発明によれば、長い文字列や
桁数の多い数字列等であっても、極度に少ない比較回数
で、大小・一致・不一致等の比較判定をその不一致等の
生じた箇所の判別と共に、容易に行えるようになり、比
較処理が高速で実行可能になる。
桁数の多い数字列等であっても、極度に少ない比較回数
で、大小・一致・不一致等の比較判定をその不一致等の
生じた箇所の判別と共に、容易に行えるようになり、比
較処理が高速で実行可能になる。
【００２２】
【発明の効果】以上説明したように、本発明を適用した
情報処理装置であれば、長い文字列や桁数の多い数値等
の大小・一致・不一致等の比較判定をその不一致等の生
じた箇所の判別と共に高速で実行できるようになる。
情報処理装置であれば、長い文字列や桁数の多い数値等
の大小・一致・不一致等の比較判定をその不一致等の生
じた箇所の判別と共に高速で実行できるようになる。
【図１】本発明を適用した一実施例の情報処理装置の要
部構成を示す図である。
部構成を示す図である。
【図２】本発明を適用した一実施例の情報処理装置の動
作例を示す説明図である。
作例を示す説明図である。
【図３】本発明を適用した一実施例の情報処理装置の構
成を示す図である。
成を示す図である。
【図４】本発明に係る判別回路の構成例を示す図であ
る。
る。
【図５】本発明の構成例の判別回路の機能動作を示す図
である。
である。
【図６】従来の比較方法の例を示す図である。
１ 比較回路 １１、１２、…、１８ 比較器 ２ 判別回路
Claims (1)
- 【請求項１】 複数の比較器を並列に配設し、これらの
比較器群に２つの比較対象データを一括入力して比較す
る比較回路と、この比較回路の出力から前記２つの比較
対象データの大小ないし一致・不一致とその箇所を判別
する判別回路とを備えたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347698A JPH06202849A (ja) | 1992-12-28 | 1992-12-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347698A JPH06202849A (ja) | 1992-12-28 | 1992-12-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202849A true JPH06202849A (ja) | 1994-07-22 |
Family
ID=18391974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347698A Pending JPH06202849A (ja) | 1992-12-28 | 1992-12-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537592A (ja) * | 2002-08-28 | 2005-12-08 | ヴィハナ・インコーポレーテッド | データ内のパターンの高速文脈サーチ及び特徴付けを実行するためのプログラム可能な規則処理装置 |
-
1992
- 1992-12-28 JP JP4347698A patent/JPH06202849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537592A (ja) * | 2002-08-28 | 2005-12-08 | ヴィハナ・インコーポレーテッド | データ内のパターンの高速文脈サーチ及び特徴付けを実行するためのプログラム可能な規則処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
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| TRDD | Decision of grant or rejection written | ||
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