JPH0644797A

JPH0644797A - ディスエーブルした行のパワーオンリセット制御を有する半導体メモリ

Info

Publication number: JPH0644797A
Application number: JP4338225A
Authority: JP
Inventors: David Charles Mcclure; シー．マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1991-12-19
Filing date: 1992-12-18
Publication date: 1994-02-18
Anticipated expiration: 2017-07-22
Also published as: US5424986A; DE69226506D1; EP0547919A2; EP0547919B1; EP0547919A3; DE69226506T2; JP3304144B2

Abstract

(57)【要約】（修正有）【目的】冗長行により置換されることにより、行デコ
ーダから切断されるワード線のパワーオンリセット制御
を有するメモリを提供することである。【構成】メモリ１はＳＲＡＭであり、複数個のブロッ
ク１０内にメモリセルが行・列の形態に配列。アドレス
端子Ａｏ〜Ａｎはアドレスバッファ２８へ接続、バッフ
ァはアドレス信号をバッファレデコーダ２４ａ、２４ｂ
へ通信。行デコーダ２４ａ、２４ｂは選択されたワード
線をイネーブル（動作可能）とさせることにより一つの
行を選択し、従って好適にはブロック１０の片側に沿っ
て位置される。電源電圧が適切な電圧に達したか否かを
決定するためにパワーオンリセット回路が本メモリ内に
設けられる。到達していない場合、各ワード線へ接続さ
れているトランジスタがターンオンされ、該ワード線を
脱付勢化電圧へバイアスさせる。これにより置換された
行に対するワード線は「オン」でパワーアップしない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の技術分野に関
するものであって、更に詳細には、冗長要素を具備する
メモリ回路に関するものである。

【０００２】

【従来の技術】集積回路の技術分野においては、特に、
例えばダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）、スタチックランダムアクセスメモリ（ＳＲＡ
Ｍ）、種々のタイプのリードオンリーメモリ、及びメモ
リを具備するマイクロプロセサ及びその他の論理回路な
どの比較的大型のメモリアレイを有する集積回路におい
ては、欠陥メモリセルを置換するために冗長要素を使用
することが広く行なわれている。この様な回路において
は、冗長行、冗長列、又はその両方が設けられており、
それらは、ヒューズ又はアンチヒューズにより、欠陥要
素に対応する行又は列アドレス値により選択すべくプロ
グラム即ち書込むことが可能である。従って、データ
は、プログラム即ち書込まれたアドレスが提供される場
合には、欠陥要素の代わりに、冗長要素に格納され且つ
そこから検索される。その結果、集積回路の製造歩留り
は、著しく改善され、特に、一つの極めて小さな欠陥で
もメモリ全体を使用不能な状態とさせることのある小さ
な特徴寸法を有する大型のメモリアレイ装置にとってそ
の効果は大なるものがある。

【０００３】当該技術分野において公知の如く、集積回
路をパワーアップすると、回路内部の電圧及び論理状態
は、特に回路をパワーアップさせる非制御態様を考慮す
ると、初期的に、中間状態に入ることが可能である。こ
れらの状態のうちのあるものは極めて不所望なものであ
り、回路に対し内部的な損傷を発生することが可能であ
る。例えば、選択された行内のメモリセルを一つ又は一
対のビット線へ接続するワード線を具備する従来のＳＲ
ＡＭにおいては、複数本のワード線がオン状態において
パワーアップすることが可能な状態が存在する。その結
果、相補的な状態でパワーアップされる異なった行内の
メモリセルが同一のビット線を介して互いに接続される
場合があり、その結果過剰なＤＣ電流が散逸されること
となる。更に、本願出願人に譲渡されている１９９０年
９月２６日付で出願された米国特許出願第５８８，６０
９号は、複数個のワード線が付勢状態にパワーアップす
ることがないことを確保するメモリについて記載してい
る。このメモリにおいては、ラッチ型リピータがメモリ
内のサブアレイ間に設けられており、選択されたサブア
レイ内の選択された行のみが付勢されることを可能とし
ており、従って通常動作におけるパワーを節約してい
る。このメモリにおいては、パワーオンリセット信号を
ラッチ型リピータの各々へ供給しパワーアップ時に全て
の行線部分を脱付勢化状態へ強制させることにより不所
望のパワーアップ状態を回避しており、従って複数個の
メモリセルが与えられたビット線対に対して選択される
ことによる過剰なＤＣ電力散逸が発生することを防止し
ている。

【０００４】しかしながら、２本以上の置換されるべき
主行がヒューズを開放させることにより行デコーダから
切断させる複数個の冗長行を有するメモリの場合には、
行デコーダ乃至はリピータを制御するためにパワーオン
リセットパルスを使用する場合であっても、複数本のデ
ィスエーブルされたワード線がオン状態のままでメモリ
がパワーアップする場合がある。特に、置換される行が
電源電圧又は接地へ短絡される欠陥メモリセルを有する
場合を考えると、この様なメモリにおいて過剰な電力散
逸が発生する可能性が存在している。

【０００５】次に、図１を参照すると、従来技術に基づ
いて構成され且つ制御される行デコーダの一部が詳細に
示されている。この従来のデコーダは予めデコードされ
た入力信号ＰＤＡ（８個のうちの一つ）、ＰＤＢ（４個
のうちの一つ）及びＰＤＣ（８個のうちの一つ）を受取
り、それに従って２５６本のワード線ＷＬ₀ 乃至ＷＬ
₂₅₅ のうちの１本を選択する。ワード線ＷＬ₀ 乃至ＷＬ
₂₅₅ は対毎にグループ化されており、且つ予めデコード
された入力信号ＰＤＡ，ＰＤＢ，ＰＤＣを受取る共用型
ＮＡＮＤゲート４０₀ 乃至４０₁₂₇ により駆動される。

【０００６】共用型ＮＡＮＤゲート４０₀ の構成が図１
に更に詳細に示されている。予めデコードされた信号Ｐ
ＤＡ₀ はＰチャンネルトランジスタ４８ａ及びＮチャン
ネルトランジスタ４９ａのゲートに入力され、それらの
トランジスタのソース／ドレイン経路は直列接続されて
おり、ワード線ＷＬ₀ を駆動するための共用型ＮＡＮＤ
ゲート４０₀ の出力端はトランジスタ４８ａ，４９ａの
共通ドレインノードへ結合している。Ｐチャンネルトラ
ンジスタ５４ａ，５５ａは、それらのソース／ドレイン
経路をトランジスタ４８ａと並列接続しており、且つそ
れらのゲートは、それぞれ、予めデコードした信号ＰＤ
Ｃ₀ ，ＰＤＢ₀ を受取るべく接続されている。Ｎチャン
ネルトランジスタ５０，５２は、それらのソース／ドレ
イン経路を、共通ドレインノードと接地との間におい
て、トランジスタ４９ａのソース／ドレイン経路と直列
に接続している。トランジスタ５０，５２は、更に、ワ
ード線ＷＬ₁ を駆動する共用型ＮＡＮＤゲート４０₀ の
一部により共用されており、この他の部分は、更に、ト
ランジスタ４８ａ，４９ａと同様に直列接続されている
が予めデコードされた入力信号ＰＤＡ₁ を受取るＰチャ
ンネルトランジスタ４８ｂ及びＮチャンネルトランジス
タ４９ｂを有しており、並列なＰチャンネルトランジス
タ５４ｂ，５５ｂは、それらのソース／ドレイン経路を
トランジスタ４８ｂのソース／ドレイン経路と並列に接
続しており、それらのゲートは、それぞれ、予めデコー
ドされた信号ＰＤＣ₀ ，ＰＤＢ₀ により制御される。従
って、ワード線ＷＬは、それと関連する予めデコードさ
れた信号ＰＤＡ，ＰＤＢ，ＰＤＣのＮＡＮＤにより付勢
させることが可能であり、例えば、ワード線ＷＬ₁ は、
予めデコードされた信号ＰＤＡ₁ ，ＰＤＢ₀ ，ＰＤＣ₀
のＮＡＮＤにより駆動させることが可能である。

【０００７】各ワード線ＷＬに対して、ヒューズ４２が
共用型ＮＡＮＤゲート４０の出力端の各々と直列接続さ
れており、該ヒューズを介して、それがそのままである
場合には、ワード線信号が駆動され、且つ、それが開放
状態にある場合には、ワード線信号はディスエーブル即
ち動作不能状態とされる。ヒューズ４２は、メモリ回路
における冗長要素を実現する場合に使用される従来のヒ
ューズであり、例えば、レーザビームからのエネルギに
より開放状態とさせることの可能なポリシリコンヒュー
ズとすることが可能である。例えば、ヒューズ４２₀ は
トランジスタ４８ａ，４９ａの共通ドレインノードへ接
続されている。各ヒューズ４２の反対側は、インバータ
４５を介して、それと関連するワード線ＷＬへ結合して
いる。小型のＰチャンネルラッチ用トランジスタ４６
は、そのソース／ドレイン経路を、Ｖ_ccとそれと関連す
るインバータ４５の入力端との間に接続しており、且つ
そのゲートはそれと関連するインバータ４５の出力端へ
結合しており、従って、それと関連する共用型ＮＡＮＤ
ゲート４０がトランジスタ４６の駆動に打ち勝つもので
ない限り、それと関連するワード線ＷＬの脱付勢化状態
を維持すべく作用する。その結果、ワード線ＷＬに対し
ヒューズ４２を開放状態とさせると、共用型ＮＡＮＤゲ
ートがそれと関連するワード線ＷＬの状態を制御するこ
とからディスエーブル即ち動作不能状態とさせる。

【０００８】ヒューズ４２の開放によりディスエーブル
される行に対してワード線ＷＬは脱付勢化状態に維持さ
れることが必要である。従って、Ｐチャンネルトランジ
スタ４４がラッチ用トランジスタ４６の各々と並列接続
されており、且つそのゲートはラインＣＥ_c により駆動
され、ラインＣＥ_c はチップイネーブル信号に対応して
おり、それは、この例においては、ＮＡＮＤ機能部４１
の出力端における二つのチップイネーブル端子（ＣＥ
₁ ，ＣＥ₂ ）の状態の論理的ＮＡＮＤにより発生され
る。従って、メモリがチップイネーブル端子ＣＥ₁が高
状態で且つチップイネーブル端子ＣＥ₂ が低状態である
ことによりイネーブルされ、ラインＣＥ_c が低状態であ
り且つトランジスタ４４がターンオンされると、ヒュー
ズ４２が飛ばされたものを包含する各ワード線ＷＬの状
態が脱付勢化状態へ設定される。トランジスタ４４（同
様にトランジスタ４６）は、好適には、共用型ＮＡＮＤ
ゲート４０がそれらの駆動に打ち勝ち且つ付勢されるべ
きワード線ＷＬの一つに対しインバータ４５の入力端を
低状態へプルすることが可能であるのに十分に小型のも
のである。

【０００９】最近の低パワーメモリ、特にＳＲＡＭ用の
仕様は、メモリチップがイネーブルされない期間を包含
するスタンバイ期間中にＤＣ電流経路が存在しないこと
を必要とする。このことは、チップイネーブル端子ＣＥ
₁ ，ＣＥ₂ における脱選択状態に応答して全てのトラン
ジスタ４４をターンオフさせ、ラインＣＥ_c を高状態と
させることにより達成される。この様なスタンバイ条件
においては、一つの行に対する行アドレス値はその共用
型ＮＡＮＤゲート４０の出力端における低論理レベルと
して表わされるが、選択された共用型ＮＡＮＤゲート４
０におけるＮチャンネルトランジスタ４９，５０，５２
及びオントランジスタ４４を介してＤＣ電流が引出され
ることはなく、選択されたワード線ＷＬの場合、そのワ
ード線ＷＬが付勢されるのでそのラッチ用トランジスタ
４６はオフである。全ての脱選択状態にあるワード線Ｗ
Ｌの場合、Ｐチャンネルトランジスタ４６はオン状態を
維持し、脱選択状態を維持する。

【００１０】しかしながら、図１のデコーダにおけるイ
ンバータ４５への入力は、ヒューズ４２が開放状態にあ
る行に対してのパワーアップ時に中間状態とさせること
が可能であり、ディスエーブルされた行がパワーアップ
時にそれらのワード線ＷＬを付勢させることが可能であ
ることが判明している。このことが発生すると、スタン
バイ期間中（即ち、ラインＣＥ_c が高状態）又はスタン
バイ後の第一アクセスの初期的部分の期間中（トランジ
スタ４４が比較的小型である）、複数個のワード線選択
が発生する場合があり、高い電流を流出させ、初期的ア
クセスにおいてアクセス時間をプッシュアウト即ち押し
出し、又は回路障害などのその他の誤動作が発生する場
合がある。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
とするところは、冗長行により置換されることにより行
デコーダから切断されるワード線のパワーオンリセット
制御を有するメモリを提供することである。

【００１２】本発明の別の目的とするところは、通常動
作期間中に脱選択状態をディスエーブルさせたワード線
上に維持するラッチをワード線が有するその様なメモリ
を提供することである。

【００１３】本発明の更に別の目的とするところは、ス
タンバイ期間中に行選択回路においてＤＣ電流が引出さ
れることのないその様なメモリを提供することである。

【００１４】

【課題を解決するための手段】本発明は、ワード線と行
デコーダとの間の直列ヒューズを超えた点に全てのワー
ド線の状態を設定するためにパワーオンリセット信号を
使用するメモリ内に組込むことが可能である。該直列ヒ
ューズは、行デコーダから欠陥行に対するワード線を切
断するために使用される。その結果、ディスエーブル即
ち動作不能状態とされたワード線は、強制的に、パワー
アップ時に脱選択状態とされ、複数個の行が中間パワー
アップ条件によって選択されることがないことを確保し
ている。

【００１５】

【実施例】図２を参照して、本発明の好適実施例に基づ
いて構成された集積回路の一例について説明する。この
実施例においては、メモリ１はスタチックランダムアク
セスメモリ（ＳＲＡＭ）であり、複数個のブロック１０
内にメモリセルが配設されており、それらのブロック
は、図２において、この様なメモリにおけるそれらの物
理的な位置の一例に従って図示されている。尚、長尺状
のデータ導体を使用するその他のタイプの集積回路も本
発明を適用することが可能であり、その様な集積回路と
しては、マイクロプロセサ、論理装置、及びリードオン
リーメモリ、ＦＩＦＯ、ＤＲＡＭなどを具備するその他
のタイプのメモリなどがある。

【００１６】従来公知の如く、メモリ１内の複数個のメ
モリセルは行及び列の形態に配列されており、且つアド
レス端子Ａ₀ 乃至Ａ_n において受取られるアドレス信号
に従って選択される。アドレス端子Ａ₀ 乃至Ａ_n はアド
レスバッファ２８へ接続されており、該バッファは、受
取ったアドレス信号をバッファし且つアドレス信号のう
ちの一部をバスＲＯＷを介して行デコーダ２４ａ，２４
ｂへ通信即ち送給し、且つ残りの部分をバスＣＯＬを介
して列デコーダ２６ａ，２６ｂへ通信即ち送給する。行
デコーダ２４ａ，２４ｂは、従来の態様で選択されたワ
ード線をイネーブル即ち動作可能状態とさせることによ
り複数個のメモリセルからなる一つの行を選択し、従っ
て、好適にはメモリアレイブロック１０の片側に沿って
位置されている。この実施例においては、列デコーダ２
６ａ，２６ｂが、アドレスの列部分に従ってセンスアン
プ１３により検知されるべき選択された行内の８個のメ
モリセルを選択する。

【００１７】この実施例によれば、メモリ１において、
メモリセルが１６個のアレイブロック１０₀ 乃至１０₁₅
にグループ化されている。このメモリの１６個のアレイ
ブロック１０への区画化は、特に、例えば小型のコンピ
ュータなどにおいて使用することの可能な低パワーメモ
リにおいて有用である。なぜならば、選択されたメモリ
セルが位置されているブロック１０のみがサイクル期間
中にイネーブル即ち動作可能状態とされることを必要と
するに過ぎないからである。ブロックの選択は、行アド
レスビットのうちの一つ（上側半分か下側半分かを表わ
す）及び列アドレスビットのうちの４個（選択されるべ
き１６個のアレイブロック１０のうちの一つを表わす）
に従って行なうことが可能である。本願出願人に譲渡さ
れている１９９０年９月２６日付で出願された米国特許
出願第５８８，６０９号に記載される如く、アレイブロ
ック１０の間にラッチ型行線リピータを設けることによ
り活性パワーを更に減少させることが可能である。

【００１８】最も最近のＳＲＡＭ及びＤＲＡＭの場合に
おける如く、メモリ１は、メモリサイクルにおける特定
の点においてのあるノード（例えば、ビット線）のプレ
チャージ及び平衡化などのある程度の動的動作を包含し
ている。ＳＲＡＭ１におけるサイクルの開始は、アドレ
ス遷移検知（ＡＴＤ）回路２５により実施されるアドレ
ス遷移検知により行なわれる。ＡＴＤ回路２５は、好適
には、アドレスバッファ２８の前に（図示した如く）、
アドレス入力端Ａ₀ 乃至Ａ_n の各々へ接続されており、
且つアドレス入力端Ａ₀ 乃至Ａ_n の任意の一つ又はそれ
以上における遷移を検知することに応答してラインＡＴ
Ｄ上に１個のパルスを発生する。この様なパルスは、従
来の態様で且つ以下に説明する態様でメモリ１の内部動
作を制御する上で有用である。

【００１９】その他の内部動作機能は、タイミング・制
御回路２９により制御され、該回路はラインＡＴＤを介
してＡＴＤ回路２５からの信号を受取り、且つ例えば端
子ＣＥ₁ ，ＣＥ₂ におけるチップイネーブル信号や端子
Ｒ／Ｗ_における読取り／書込み選択信号などのある外
部制御信号を受取る。タイミング・制御回路２９は、従
来の態様でメモリ１内の種々の機能を制御するために、
これらの入力に基づいて種々の制御信号を発生する。図
２に示した如く、制御バスＣＢＵＳが行デコーダ２４
ａ，２４ｂへ接続しており、以下に説明する態様でそれ
らの動作を制御する。

【００２０】本実施例におけるメモリ１はバイト幅型の
ものであり、そうであるから、それは８個の入力／出力
端子ＤＱ₀ 乃至ＤＱ₇ を有しており、そこにおいて、読
取り動作期間中に出力データが提供され、且つ書込み動
作期間中に入力データが受取られる。入力／出力回路２
０は出力データバス２２と入力データバス３８との間に
接続しており、且つ他方においては、端子ＤＱへ接続し
ており、且つそれに接続された従来の入力バッファ及び
出力バッファを有している。出力バッファの好適なタイ
プのものは本願出願人へ譲渡されている１９９１年１２
月１７日付で出願された米国特許出願（代理人ドケット
番号９１−Ｃ−１１０）に記載されている。

【００２１】アレイブロック１０₀ 乃至１０₁₅の各々
が、図２に示した如く、対応するグループの検知／書込
み回路１３₀ 乃至１３₁₅と関連している。この実施例に
おいては、８個の個別的な検知／書込み回路が各グルー
プの検知／書込み回路１３₀ 乃至１３₁₅内に設けられて
おり、即ちアレイブロック１０₀ 乃至１０₁₅の選択され
た一つから内部データバス２２を介して通信即ち送給さ
れるべき８個のビットの各々に対して１個の回路が設け
られている。検知／書込み回路１３の各々は、センスア
ンプと書込みドライバの両方を有しており、それについ
ては以下に更に詳細に説明する。データドライバ１５の
複数個のグループは、各々、対応するグループのセンス
アンプ１３₀ 乃至１３₁₅と関連しており、それらからデ
ータ信号を受取り且つ内部データバス２２を駆動する。
個別的なデータドライバ１５が各グループ内の個別的な
検知／書込み回路１３と関連しており、１個のデータド
ライバ１５がデータバス２２における各ライン（線）を
駆動する。データドライバ１５が高インピーダンスモー
ドを有しており、本願出願人に譲渡されており１９９１
年１２月１７日付で出願された米国特許出願（代理人ド
ケット番号９１−Ｃ−１１１）に記載される如く、バス
競合を回避し且つプレチャージを可能とすることが望ま
しい。

【００２２】この実施例においては、メモリアレイは半
分に分割されており、即ちアレイブロック１０₀ 乃至１
０₇ が一方のアレイの半分であり且つアレイブロック１
０₈乃至１０₁₅が他の半分である。内部データバス２２
がアレイの半分と半分の長さに沿って走行しており、且
つ図２に示した如く、それらの間に位置されている。デ
ータバス２２における各個別的データ導体が１６個のア
レイブロック１０₀ 乃至１０₁₅の１６個のデータドライ
バグループ１５の各々における対応するデータドライバ
へ接続している。メモリ１のような読取り／書込みメモ
リの場合、入力データバス３８が検知／書込み回路１３
の各々へ接続しており、入力データを、端子ＤＱから、
書込まれるべき入力／書込み回路２０を介して従来の態
様で選択されたメモリセルへ通信即ち送給する。一方、
あるメモリ構成の場合に従来公知の如く、データバス２
２に沿って時間多重態様で入力データを通信即ち送給す
ることが可能である。

【００２３】高速の読取りアクセス時間のために、デー
タバス２２内に上述した米国特許出願（代理人ドケット
番号９１−Ｃ−１１１）に記載される如き態様で、デー
タ導体の各々と関連する１個のダミーデータ導体を有す
ることが望ましい。その米国特許出願に記載される如
く、各ダミーデータ導体はそれと関連するデータ導体と
相対的に相補的な状態へ駆動され、データバス２２内の
複数個のデータ導体のプレチャージを二つの間の電荷分
割により達成することが可能である。

【００２４】本発明に基づくメモリ１は、更に、パワー
オンリセット回路３４を有している。パワーオンリセッ
ト回路３４は、電源端子Ｖ_ccからバイアス電圧を受取り
（勿論、図示していない接続によりメモリ１のその他の
部分と同様に）、且つラインＰＯＲ上に低論理レベル信
号を発生し、Ｖ_cc電源がメモリ１の初期的なパワーアッ
プ時に十分なレベルにいまだ到達していないことを表わ
す（例えば、２．５Ｖなど）。所望のスレッシュホール
ドに到達すると、ラインＰＯＲはパワーオンリセット回
路２４により高論理レベルへ駆動される。ラインＰＯＲ
が、あるノードがパワーアップ前に安全な状態へ設定さ
せることが可能であるような態様でメモリ１の種々の部
分へ接続されており、従って該回路が不所望の状態にパ
ワーアップすることを防止している。以下に説明する如
く、且つ本願出願人に譲渡されている１９９０年８月１
７日付で出願された米国特許出願第５６９，０００号に
記載される如く、パワーオンリセット回路３４は、同様
にラインＰＯＲの図２におけるタイミング・制御回路２
９への接続により示唆される如く、メモリ１のその他の
部分を制御することが可能である。上述した米国特許出
願第５６９，０００号は、更に、パワーオンリセット回
路３４の好適な形態を示しているが、本発明の目的のた
めには、従来のパワーオンリセット回路を使用すること
も可能である。

【００２５】上述した如く、電力消費を減少する目的の
ために、本実施例に基づくメモリ１は列アドレスに従っ
て選択された１６個のアレイブロック１０のうちの一つ
のみを付勢させる。このことは、好適には、列アドレス
に従ってアレイブロック１０の各々に対するローカル行
線に対してゲート動作される行デコーダ２４により駆動
されるグローバル行線を使用することによりメモリ１内
において実施される。その結果、選択されたアレイブロ
ック１０内のワード線のその部分のみが全メモリ動作サ
イクルに対して付勢され、従ってメモリ１の活性パワー
消費を減少させている。

【００２６】一方、本願出願人に譲渡されており１９９
０年９月２６日付で出願された米国特許出願第５８８，
６０９号に記載される如く、アレイブロック１０の間及
び行デコーダ２４と隣接するアレイブロック１０₀ 及び
１０₈ の各々との間にラッチ型リピータを設け、付勢さ
れた行線の印加を選択したアレイブロック１０内に維持
し、且つ、所定の時間の後に、所望により、他のアレイ
ブロック１０内の行線を脱付勢させることが可能であ
る。更に、米国特許出願第５８８，６０９号に記載され
る如く、ラッチ型リピータがその様に設けられている場
合には、ラインＰＯＲ上のパワーオンリセット信号がラ
ッチ型リピータの各々へ供給されて、ローカル行線の各
々が脱付勢化状態でメモリがパワーアップすることを確
保し、従って与えられたビット線対に対し複数個のメモ
リセルが選択されることにより過剰なＤＣ電力散逸が発
生することを防止することが可能である。

【００２７】勿論、本明細書に説明した本発明に関連し
メモリ１の多数の変形構成を使用することが可能であ
る。この様な構成の例としては、バイワン（ｂｙ−ｏｎ
ｅ）メモリがあり、その場合には、単一のビットが通常
の動作において入力又は出力される。更に、各サブアレ
イが入力／出力端子の一つと関連しているワイドワード
メモリ、及び全アレイが通常動作期間中に付勢されるメ
モリを代替的に使用することが可能である。上述した如
く、勿論、例えばダイナミックＲＡＭ、ＥＰＲＯＭ、埋
め込み型メモリ、デュアルポートＲＡＭ、ＦＩＦＯなど
の各々がそれ自身の構成を有するその他のメモリタイプ
に対しても本発明を適用することが可能である。

【００２８】更に注意すべきことであるが、アレイブロ
ック１０のその他の物理的及び電気的構成は、本発明と
共に代替的に使用することが可能である。例えば、二つ
の行デコーダ２４をメモリ１内に組込むことが可能であ
り、それらの各々はメモリの半分の中への行線信号の印
加を制御する。行デコーダ即ちデコーダ２４は図２に示
した如く中間部ではなく、関連するアレイブロック１０
の一端部に沿って位置させることも可能である。特定の
メモリ設計及び製造プロセスに関して、興味のある特定
のパラメータに従って、当業者によりメモリ１の特定の
レイアウトを決定することが可能である。

【００２９】本発明のこの実施例に基づくメモリ１は、
更に、冗長行２５を有しており、それらはアレイの半分
の部分の各々と関連しており、例えば、各アレイの半分
に対して二つの冗長行２５を設けることが可能であり、
メモリ１内において最大で四つの行を置換させることが
可能である。冗長行デコーダ３０ａ，３０ｂはバスＲＯ
Ｗ上の行アドレスが従来の態様で冗長行デコーダ３０内
のヒューズのパターンとマッチする場合に、冗長行２５
に対する行線を付勢する。以下に更に詳細に説明する如
く、アレイブロック１０内の主ワード線に対し行デコー
ダ２４内にヒューズが設けられており、それらは冗長行
２５のうちの一つにより置換される主行のものをディス
エーブルさせるために開放状態とされる。

【００３０】次に、図３を参照して、図１に関連して上
述したのと同様の行デコーダ部分であるが、本発明の好
適実施例に従って制御されるものについて説明する。図
１に示したデコーダに対応する要素には、図３において
も同様の参照番号を付してある。図３に示した行デコー
ダ２４の部分の構成及び動作は図１のものと実質的に同
一であり、トランジスタ４４の全てのゲートがラインＰ
ＯＲＣＥｃを介して送給される制御信号により制御され
る点が異なる点である。以下の説明から明らかな如く、
ラインＰＯＲＣＥｃ上の信号は、そのヒューズ４２を飛
ばしたワード線ＷＬはパワーアップにより脱付勢状態と
されることを確保し、ディスエーブルされた行がパワー
アップ時に不本意に付勢され且つそれがその共用型ＮＡ
ＮＤゲート４０から分離されることによりスタンバイ期
間中付勢されたままになることを防止する（即ち、ヒュ
ーズ４２が開放状態にある場合にはどのアドレス値もワ
ード線ＷＬを脱付勢状態とさせることはない）。

【００３１】図４を参照して、ラインＰＯＲＣＥｃ上に
脱付勢化信号を発生する回路６０について詳細に説明す
る。回路６０は、好適には、タイミング・制御回路２９
の一部であり、従って、チップイネーブル端子ＣＥ１，
ＣＥ２から及びパワーオンリセット回路３４から入力信
号を受取る。以下に図１に関して同様に説明する如く、
メモリ１は２個のチップイネーブル端子ＣＥ１，ＣＥ２
を有しており、この実施例においては、メモリ１は、更
に、端子ＣＥ１における高論理レベルと端子ＣＥ２にお
ける低論理レベルとの組合わせによりイネーブルされ
る。そうであるから、回路６０はＰチャンネルトランジ
スタ６１ｐ，６２ｐを有しており、それらのソース／ド
レイン経路はＶ_ccとノードＰＯＲＣＥとの間に直列接続
されており、且つそれらのゲートはチップイネーブル端
子ＣＥ１（インバータ６７を介して）、ＣＥ２へそれぞ
れ結合されている（所望により、従来の入力バッファを
介して）。回路６０は、更に、Ｎチャンネルトランジス
タ６１ｎ，６２ｎを有しており、それらのドレインはノ
ードＰＯＲＣＥにおいて共通接続されており、それらの
ソースは共通接続されており、且つそれらのゲートはチ
ップイネーブル端子ＣＥ１（インバータ６７を介し
て）、ＣＥ２へそれぞれ結合されている。回路６０は、
更に、Ｎチャンネルトランジスタ６３ｎを有しており、
そのドレインはトランジスタ６１ｎ，６２ｎのソースへ
接続しており、そのソースは接地へバイアスされてお
り、且つそのゲートはラインＰＯＲへ接続しており、Ｐ
チャンネルトランジスタ６３ｐは、逆に、そのドレイン
をノードＰＯＲＣＥへ接続しており、且つそのソースを
Ｖ_ccへバイアスしており、且つそのゲートはラインＰＯ
Ｒを受取っている。ノードＰＯＲＣＥはインバータ６４
の入力端へ接続しており、該インバータは図３に示した
行デコーダ２４の部分にあるトランジスタ４４のゲート
へ接続されたラインＰＯＲＣＥｃを駆動する。

【００３２】動作について説明すると、パワーアップの
後に、回路６０は、図１におけるＮＡＮＤゲート４１と
同一の態様でラインＰＯＲＣＥｃを制御する。なぜなら
ば、ラインＰＯＲは、Ｖ_cc電源があるスレッシュホール
ド電圧、例えば２．５Ｖに到達した後に高論理レベルに
あるからである。パワーアップの後にラインＰＯＲが高
状態にあると、トランジスタ６３ｎはオンであり且つト
ランジスタ６３ｐはオフであって、ラインＰＯＲＣＥｃ
は、トランジスタ６１ｐ，６２ｐの両方がオンであり且
つトランジスタ６１ｎ，６２ｎの両方がオフであること
により、端子ＣＥ１が高状態であり且つ端子ＣＥ２が低
状態である場合にのみイネーブル用低論理レベルへ駆動
される。チップイネーブル端子ＣＥ１，ＣＥ２における
その他の任意の論理的組合わせは、ラインＰＯＲＣＥｃ
をディスエーブル用高論理レベルへ駆動させる。

【００３３】しかしながら、Ｖ_cc電源がそのパワーオン
スレッシュホールドに到達する前に、ラインＰＯＲはパ
ワーオンリセット回路３４により低論理レベルへ駆動さ
れる。このことはトランジスタ６３ｐをターンオンし且
つトランジスタ６３ｎをターンオフし、ノードＰＯＲＣ
Ｅを高状態とさせ且つラインＰＯＲＣＥｃを低論理レベ
ルとさせる。再度図３を参照すると、このことはそれら
の関連するヒューズ４２が開放状態にあるワード線ＷＬ
に対するものを包含して全てのトランジスタ４４をター
ンオンさせる。次いで、全てのインバータ４５の入力端
がＶ_ccの高レベルへ向かってプルされ、それらの関連す
るヒューズ４２が開放状態にあるものを包含して全ての
ワード線ＷＬが脱付勢化状態でパワーアップすることを
確保する。共用型ＮＡＮＤゲート４０の出力端はヒュー
ズ４２の開放状態によりそれらの関連するワード線ＷＬ
から切断されるので、置換される行に対するワード線Ｗ
Ｌは、メモリ１がディスエーブルされる場合であっても
（且つラインＰＯＲＣＥｃが再度高状態に復帰する）、
インバータ４５及びラッチ用トランジスタ４６のラッチ
により脱付勢状態に止どまる。

【００３４】従って、本発明の結果として、主アレイブ
ロック１０内の行のディスエーブル動作及び置換は、デ
ィスエーブルされたワード線がオン状態でパワーアップ
する危険性なしで実施することが可能である。この様な
パワーアップは、一時的な（且つ、永久的な場合もあ
る）機能障害を発生する場合がある。

【００３５】本発明は、行などの要素がヒューズを開放
状態とさせることにより動作からディスエーブル状態と
される場合には、内部にメモリを有する集積回路に組込
むことが可能である。この様な回路としては、メモリ装
置（例えば、ＤＲＡＭ、ＳＲＡＭ、ＦＩＦＯ、ＲＯＭ、
ＥＰＲＯＭ、ＥＥＰＲＯＭなど）、及び内部にメモリを
埋め込んだマイクロプロセサ及びその他の論理装置など
がある。

【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】従来技術に基づいて制御される行デコーダの
一部を示した概略図。

【図２】本発明の好適実施例を組込んだメモリを示し
た概略図。

【図３】図２のメモリにおける行デコーダの一部を示
した概略図。

【図４】図３の行デコーダ部分へ制御信号を発生する
回路を示した概略図。

【符号の説明】

１０アレイブロック１３検知／書込み回路２０入力／出力回路２２内部データバス２４行デコーダ２５アドレス遷移検知（ＡＴＤ）回路２５ａ，２５ｂ冗長行２６列デコーダ２８アドレスバッファ２９タイミング・制御回路３４パワーオンリセット回路

Claims

【特許請求の範囲】

【請求項１】半導体メモリにおいて、電源電圧を受取る電源端子、行及び列の形態に配列した複数個の主メモリセル、アドレス値に従って前記複数個の主メモリセルのうちの
一つを選択するデコーダ、前記デコーダはその出力端に
おいて複数個の選択線を駆動し、前記選択線の各々が前
記主メモリセルの少なくとも一つと関連しており、複数個の冗長メモリセル、特定のアドレス値に応答して前記主メモリセルのうちの
一つの代わりに冗長メモリセルを選択する冗長デコー
ダ、各々が前記複数個の選択線のうちの一つとそれと関連す
る主メモリセルとの間に直列接続されており且つ各々が
前記デコーダをそれが接続された選択線から切断させる
複数個のヒューズ、前記電源電圧がスレッシュホールド値より低いことに応
答して前記複数個の選択線の各々を脱付勢化する手段、
前記脱付勢化手段は前記デコーダから前記ヒューズを超
えた位置において前記選択線の各々へ接続されている、
を有することを特徴とするメモリ。
【請求項２】請求項１において、前記デコーダが、行
アドレスに応答して前記複数個の主メモリセルの一つの
行を選択する行デコーダを有しており、前記複数個の選
択線の各々は前記複数個の主メモリセルの一つの行に対
応しており、且つ前記複数個の冗長メモリセルが一つの
行の形態に配列されていることを特徴とするメモリ。
【請求項３】請求項２において、前記冗長行が、特定
の行アドレス値に応答して前記複数個の冗長メモリセル
からなる一つの行を選択する冗長行デコーダを有してい
ることを特徴とするメモリ。
【請求項４】請求項１において、前記ヒューズの各々
は、開状態にある場合に、前記デコーダをそれが接続さ
れている選択線から切断させることを特徴とするメモ
リ。
【請求項５】請求項１において、更に、複数個のラッ
チが設けられており、各ラッチは前記複数個のヒューズ
のうちの関連する一つに結合した入力端を具備すると共
に前記複数個の選択線のうちの関連する一つへ結合した
出力端を具備しており、前記選択線を脱付勢化状態に維
持することを特徴とするメモリ。
【請求項６】請求項５において、前記脱付勢化手段
が、各々が一側部が前記デコーダから前記ヒューズを超えた
位置において前記選択線のうちの一つへ結合され且つ他
側部が脱付勢化電圧へ結合された導通経路を具備してお
り且つ各々が制御端子を具備する複数個の脱付勢化トラ
ンジスタ、前記電源端子へ結合されており且つ前記電源端子におけ
る電圧がスレッシュホールド値より低いか否かを表わす
出力端を具備するパワーオンリセット回路、前記パワーオンリセット回路の出力端へ結合した入力端
を具備すると共に前記複数個の脱付勢化トランジスタの
各々の制御端子へ結合した出力端を具備しており前記パ
ワーオンリセット回路が前記電源端子における電圧がス
レッシュホールド電圧より低いことを表わすことに応答
して前記複数個の脱付勢化トランジスタの各々をターン
オンさせる制御手段、を有することを特徴とするメモ
リ。
【請求項７】請求項６において、前記ラッチの各々の
入力端が前記複数個の脱付勢化トランジスタの関連する
一つの導通経路へ結合していることを特徴とするメモ
リ。
【請求項８】請求項７において、前記ラッチの各々が
反転用ラッチであることを特徴とするメモリ。
【請求項９】請求項１において、前記脱付勢化手段
が、各々が一側部において前記デコーダから前記ヒューズを
超えた位置において前記選択線のうちの一つへ結合して
おり且つ他側部が脱付勢化電圧へ結合した導通経路を具
備すると共に各々が制御端子を具備する複数個の脱付勢
化トランジスタ、前記電源端子へ結合されており且つ前
記電源端子における電圧がスレッシュホールド値より低
いか否かを表わす出力端を具備するパワーオンリセット
回路、前記パワーオンリセット回路の出力端へ結合した入力端
を具備すると共に前記複数個の脱付勢化トランジスタの
各々の制御端子へ結合した出力端を具備しており前記パ
ワーオンリセット回路が前記電源端子における電圧がス
レッシュホールド電圧より低いことを表わすことに応答
して前記複数個の脱付勢化トランジスタの各々をターン
オンさせる制御手段、を有することを特徴とするメモ
リ。
【請求項１０】請求項９において、更に、前記メモリがイネーブルされるべきであるか否かを表わ
すチップイネーブル信号を受取るチップイネーブル端
子、を有しており、且つ前記制御手段が、前記チップイネーブル端子へ結合した第一入力端を具備
し、前記パワーオンリセット回路の出力端へ結合した第
二入力端を具備し、且つ前記複数個の脱付勢化トランジ
スタの各々の制御端子へ結合した出力端を具備しており
前記パワーオンリセット回路が前記電源端子における電
圧がスレッシュホールド電圧より低いことを表わすこと
か又は前記チップイネーブル信号が前記メモリがイネー
ブルされるべきであることを表わすことに応答して前記
複数個の脱付勢化トランジスタをターンオンさせ且つそ
うでない場合には前記複数個の脱付勢化トランジスタを
ターンオフさせる論理機能部、を有することを特徴とす
るメモリ。
【請求項１１】請求項１０において、更に、各々が前記複数個のヒューズの関連する一つへ結合した
入力端を具備しており且つ前記複数個の選択線のうちの
関連する一つへ結合した出力端を具備しており、前記選
択線を脱付勢化状態に維持する複数個のラッチ、を有す
ることを特徴とするメモリ。
【請求項１２】メモリを具備する集積回路の動作方法
において、前記メモリは欠陥性の主メモリセルのアドレ
スに応答して欠陥性の主メモリセルの代わりにアクセス
することが可能な複数個の冗長メモリセルを具備してお
り、前記欠陥性の主メモリセルに結合されている選択線をデ
コーダから切断し、尚前記デコーダは、そうでない場合
には、該選択線を付勢することにより前記欠陥性の主メ
モリセルを選択すべく動作可能であり、前記集積回路へ印加される電源電圧をパワーアップし、電源端子において受取られる電源電圧がスレッシュホー
ルド電圧より高いか又は低いかを検知し、前記電源電圧がスレッシュホールド電圧より低いことに
応答して、切断した選択線を脱付勢化させる、上記各ス
テップを有することを特徴とする方法。
【請求項１３】請求項１２において、前記切断ステッ
プが、前記デコーダと前記欠陥性のメモリセルと関連する選択
線との間に直列接続されているヒューズを開放する、こ
とを特徴とする方法。
【請求項１４】請求項１２において、更に、前記脱付勢化ステップの後に、前記脱付勢化した状態を
切断する選択線上にラッチさせる、ことを特徴とする方
法。
【請求項１５】請求項１２において、前記脱付勢化ス
テップが、前記切断した選択線と、そのトランジスタの位置におけ
る前記切断した選択線に印加した場合に前記選択線を脱
付勢化させる電圧との間に結合した導通経路を具備する
脱付勢化トランジスタをターンオンする、ことを特徴と
する方法。
【請求項１６】請求項１５において、更に、前記脱付勢化ステップの後に、前記脱付勢化した状態を
前記切断した選択線上にラッチする、ことを特徴とする
方法。
【請求項１７】請求項１５において、前記メモリ内の
選択線の各々が関連する脱付勢化トランジスタの導通経
路の一端へ結合しており、その他端は、前記トランジス
タの位置において前記切断された選択線へ印加された場
合に前記選択線を脱付勢化させる電圧へ結合されてお
り、且つ、更に、前記脱付勢化ステップ期間中に前記脱付勢化トランジス
タの各々をターンオンさせる、ことを特徴とする方法。
【請求項１８】請求項１７において、更に、前記メモリの選択を表わすチップイネーブル信号に応答
して、前記脱付勢化トランジスタの各々をターンオンさ
せる、ことを特徴とする方法。
【請求項１９】請求項１８において、更に、前記メモリの非選択を表わすチップイネーブル信号に応
答して、前記脱付勢化トランジスタの各々をターンオフ
させる、ことを特徴とする方法。