JPH064455A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH064455A JPH064455A JP15914992A JP15914992A JPH064455A JP H064455 A JPH064455 A JP H064455A JP 15914992 A JP15914992 A JP 15914992A JP 15914992 A JP15914992 A JP 15914992A JP H064455 A JPH064455 A JP H064455A
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- JP
- Japan
- Prior art keywords
- dma
- signal
- channel
- isa bus
- adapter
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】ＤＭＡコントローラを内蔵するアダプタにＤＭ
Ａ信号監視制御回路を設けることにより、ＩＳＡバスの
１つのＤＭＡチャネルを複数のアダプタにて共用し、時
分割多重動作を可能とする。 【構成】ＤＭＡコントローラ５を内蔵し、ＩＳＡバス１
に接続されるアダプタにおいて、ＤＭＡ信号監視制御回
路によりアダプタが接続されるＤＭＡチャネルを監視し
ＤＭＡ動作を行うことにより１つのＤＭＡチャネルを複
数のアダプタにて共用し時分割多重動作させるＤＭＡ転
送方式。 【効果】ＩＳＡバスの１つのＤＭＡチャネルを複数のア
ダプタにて共用し時分割多重動作させることが可能とな
り、又ＤＭＡチャネル使用数を削減することができる。
Ａ信号監視制御回路を設けることにより、ＩＳＡバスの
１つのＤＭＡチャネルを複数のアダプタにて共用し、時
分割多重動作を可能とする。 【構成】ＤＭＡコントローラ５を内蔵し、ＩＳＡバス１
に接続されるアダプタにおいて、ＤＭＡ信号監視制御回
路によりアダプタが接続されるＤＭＡチャネルを監視し
ＤＭＡ動作を行うことにより１つのＤＭＡチャネルを複
数のアダプタにて共用し時分割多重動作させるＤＭＡ転
送方式。 【効果】ＩＳＡバスの１つのＤＭＡチャネルを複数のア
ダプタにて共用し時分割多重動作させることが可能とな
り、又ＤＭＡチャネル使用数を削減することができる。
Description
【０００１】
【産業上の利用分野】本発明はＩＳＡバスに接続され、
ＤＭＡマスタコントローラを内蔵したアダプタにおける
ＤＭＡ転送方式に関するものである。
ＤＭＡマスタコントローラを内蔵したアダプタにおける
ＤＭＡ転送方式に関するものである。
【０００２】
【従来の技術】従来の装置は、特開昭５８−１１５５２
１号に記載のようにバス制御部に対しバス使用許諾信号
を与えた装置のアクセス中は他の装置のバス使用を禁止
する方式となっていた。
１号に記載のようにバス制御部に対しバス使用許諾信号
を与えた装置のアクセス中は他の装置のバス使用を禁止
する方式となっていた。
【０００３】
【発明が解決しようとする課題】上記従来技術は１つの
ＤＭＡチャネルに複数のアダプタを接続することができ
るが同時に動作させることができない。又ＩＳＡバスに
おいて従来技術では１つのＤＭＡチャネルに２つのアダ
プタを接続することができずこのため１つのアダプタに
１つのＤＭＡチャネルを割り当てる必要があり、ＤＭＡ
方式のアダプタが多い場合ＤＭＡチャネルが不足してし
まいシステムの拡張性が制限されるという問題があっ
た。
ＤＭＡチャネルに複数のアダプタを接続することができ
るが同時に動作させることができない。又ＩＳＡバスに
おいて従来技術では１つのＤＭＡチャネルに２つのアダ
プタを接続することができずこのため１つのアダプタに
１つのＤＭＡチャネルを割り当てる必要があり、ＤＭＡ
方式のアダプタが多い場合ＤＭＡチャネルが不足してし
まいシステムの拡張性が制限されるという問題があっ
た。
【０００４】本発明は、ＩＳＡバスＤＭＡチャネルのＤ
ＭＡ要求信号及びＤＭＡ要求応答信号をＤＭＡ信号監視
制御回路により監視し、アダプタが接続されるＤＭＡチ
ャネルが他のアダプタに使用されているかどうかを判断
し、使用されていればチャネルが開放されるまでＤＭＡ
動作を待たせ、ＤＭＡチャネルが開放された後ＤＭＡ動
作を行うことで１つのＤＭＡチャネルを複数のアダプタ
にて共用し、同時に動作させることができ又使用するＤ
ＭＡチャネルを削減することができる。
ＭＡ要求信号及びＤＭＡ要求応答信号をＤＭＡ信号監視
制御回路により監視し、アダプタが接続されるＤＭＡチ
ャネルが他のアダプタに使用されているかどうかを判断
し、使用されていればチャネルが開放されるまでＤＭＡ
動作を待たせ、ＤＭＡチャネルが開放された後ＤＭＡ動
作を行うことで１つのＤＭＡチャネルを複数のアダプタ
にて共用し、同時に動作させることができ又使用するＤ
ＭＡチャネルを削減することができる。
【０００５】
【課題を解決するための手段】上記目的は、ＤＭＡコン
トローラを内蔵しＩＳＡバスに接続されるＤＭＡ方式の
アダプタにおいて、アダプタが接続されるＩＳＡバスＤ
ＭＡチャネルのＤＭＡ要求信号及びＤＭＡ要求応答信号
を監視し、アダプタが接続されるＤＭＡチャネルの使用
状況によりＤＭＡ動作制御を行うＤＭＡ信号監視制御回
路を設けることにより達成される。
トローラを内蔵しＩＳＡバスに接続されるＤＭＡ方式の
アダプタにおいて、アダプタが接続されるＩＳＡバスＤ
ＭＡチャネルのＤＭＡ要求信号及びＤＭＡ要求応答信号
を監視し、アダプタが接続されるＤＭＡチャネルの使用
状況によりＤＭＡ動作制御を行うＤＭＡ信号監視制御回
路を設けることにより達成される。
【０００６】
【作用】ＤＭＡ信号監視制御回路は、ＩＳＡバスＤＭＡ
チャネルであるＤＭＡ要求信号及びＤＭＡ要求応答信号
によりアダプタが接続されるＤＭＡチャネルが使用され
ているかどうかを監視し、他のアダプタがＤＭＡアクセ
スにより使用している場合は、ＤＭＡチャネルが開放さ
れた後各アダプタのＤＭＡ信号監視制御回路に割り当て
られたタイミング時間により動作を行う。又、ＤＭＡ信
号監視制御回路内のタイミング発生回路は全てのアダプ
タに共通したリセット信号であるＩＳＡバスリセット信
号解除後、全てのアダプタに共通したＩＳＡバスクロッ
ク信号により動作を行うため同一ＤＭＡチャネルに接続
されるアダプタ全てに同期して動作する。
チャネルであるＤＭＡ要求信号及びＤＭＡ要求応答信号
によりアダプタが接続されるＤＭＡチャネルが使用され
ているかどうかを監視し、他のアダプタがＤＭＡアクセ
スにより使用している場合は、ＤＭＡチャネルが開放さ
れた後各アダプタのＤＭＡ信号監視制御回路に割り当て
られたタイミング時間により動作を行う。又、ＤＭＡ信
号監視制御回路内のタイミング発生回路は全てのアダプ
タに共通したリセット信号であるＩＳＡバスリセット信
号解除後、全てのアダプタに共通したＩＳＡバスクロッ
ク信号により動作を行うため同一ＤＭＡチャネルに接続
されるアダプタ全てに同期して動作する。
【０００７】これにより１つのＤＭＡチャネルに複数の
アダプタを接続し、同時にＤＭＡ動作させることが可能
となり又使用するＤＭＡチャネルを削減することができ
る。
アダプタを接続し、同時にＤＭＡ動作させることが可能
となり又使用するＤＭＡチャネルを削減することができ
る。
【０００８】
【実施例】以下、本発明の一実施例を図１、図２及び図
３により説明する。
３により説明する。
【０００９】図１及び図２は本発明が適用される一実施
例である。
例である。
【００１０】アダプタ２Ａはインタフェース制御部３、
ＤＭＡ信号監視制御部４、ＤＭＡコントローラ５、ＲＯ
Ｍ６、共有メモリ制御部７、共有メモリ８、ローカルＣ
ＰＵ９、通信制御部10より構成され、ＩＳＡバス１によ
り上位ＣＰＵ42と接続される。又アダプタ２Ｂ〜アダプ
タ２Ｎはアダプタ２と同様な構成である。
ＤＭＡ信号監視制御部４、ＤＭＡコントローラ５、ＲＯ
Ｍ６、共有メモリ制御部７、共有メモリ８、ローカルＣ
ＰＵ９、通信制御部10より構成され、ＩＳＡバス１によ
り上位ＣＰＵ42と接続される。又アダプタ２Ｂ〜アダプ
タ２Ｎはアダプタ２と同様な構成である。
【００１１】図２はＤＭＡ信号監視制御部４の一実施例
である。
である。
【００１２】ＤＭＡ信号監視制御部４は、駆動ゲート2
3、入力ゲート24、Ｎ進カウンタ25、Ｉ／Ｏ命令デコー
ド部26、デコーダ27、パラメータ設定部28、セレクタ2
9、ＤＭＡ信号監視部30、ＤＭＡリクエスト信号抑止ゲ
ート31、ＤＭＡ要求応答信号抑止ゲート32から構成され
る。駆動ゲート23はＩＳＡバス１に対するＤＭＡ要求信
号17を出力し、入力ゲート24は他のアダプタがＤＭＡ要
求信号を出力しているかどうかを判断するための入力ゲ
ートである。Ｎ進カウンタ25は、１つのＭＡチャネルに
接続される数だけカウントできるカウンタであり、デコ
ーダ27はＮ進カウンタの出力をデコードする。Ｉ／Ｏ命
令デコード部26は上位ＣＰＵ42からのＩ／Ｏ命令をデコ
ードし、パラメータ設定部28に対し、パラメータの設定
を行う。セレクタ29はデコーダ27からの出力35をパラメ
ータ設定部28に設定されたパラメータ36により選択を行
い、ＤＭＡ信号監視部30に対しＤＭＡ信号チェックパル
ス37を出力する。ＤＭＡ信号監視部30はＩＳＡバスのＤ
ＭＡ要求信号17及びＤＭＡ要求応答信号18を監視する。
又ＤＭＡリクエスト信号抑止ゲート31はＤＭＡコントロ
ーラ５からのＤＭＡリクエスト信号39の出力制御を行い
ＤＭＡ要求応答信号抑止ゲート32はＩＳＡバス１からの
ＤＭＡ要求応答信号18をＤＭＡコントローラ５に対し出
力制御する。
3、入力ゲート24、Ｎ進カウンタ25、Ｉ／Ｏ命令デコー
ド部26、デコーダ27、パラメータ設定部28、セレクタ2
9、ＤＭＡ信号監視部30、ＤＭＡリクエスト信号抑止ゲ
ート31、ＤＭＡ要求応答信号抑止ゲート32から構成され
る。駆動ゲート23はＩＳＡバス１に対するＤＭＡ要求信
号17を出力し、入力ゲート24は他のアダプタがＤＭＡ要
求信号を出力しているかどうかを判断するための入力ゲ
ートである。Ｎ進カウンタ25は、１つのＭＡチャネルに
接続される数だけカウントできるカウンタであり、デコ
ーダ27はＮ進カウンタの出力をデコードする。Ｉ／Ｏ命
令デコード部26は上位ＣＰＵ42からのＩ／Ｏ命令をデコ
ードし、パラメータ設定部28に対し、パラメータの設定
を行う。セレクタ29はデコーダ27からの出力35をパラメ
ータ設定部28に設定されたパラメータ36により選択を行
い、ＤＭＡ信号監視部30に対しＤＭＡ信号チェックパル
ス37を出力する。ＤＭＡ信号監視部30はＩＳＡバスのＤ
ＭＡ要求信号17及びＤＭＡ要求応答信号18を監視する。
又ＤＭＡリクエスト信号抑止ゲート31はＤＭＡコントロ
ーラ５からのＤＭＡリクエスト信号39の出力制御を行い
ＤＭＡ要求応答信号抑止ゲート32はＩＳＡバス１からの
ＤＭＡ要求応答信号18をＤＭＡコントローラ５に対し出
力制御する。
【００１３】図３はＤＭＡ信号監視部４の動作タイムチ
ャートである。
ャートである。
【００１４】以下図２の動作を図３を参照し説明する。
【００１５】(1) アダプタ２Ａに対する初期設定とし
て、パラメータ設定部28にＮ進カウンタがどの値になっ
た時ＤＭＡ要求信号17及びＤＭＡ要求応答信号18をチェ
ックするかを決めるパラメータをＩ／Ｏ命令デコード部
26を通して上位ＣＰＵ42からパラメータ設定部28に設定
する。
て、パラメータ設定部28にＮ進カウンタがどの値になっ
た時ＤＭＡ要求信号17及びＤＭＡ要求応答信号18をチェ
ックするかを決めるパラメータをＩ／Ｏ命令デコード部
26を通して上位ＣＰＵ42からパラメータ設定部28に設定
する。
【００１６】(2) Ｎ進カウンタはＩＳＡバス１からのバ
スリセット信号43が解除された後バスクロック信号19に
よりフリーランに動作しカウント出力信号33をデコーダ
部27に対し出力する。デコーダ部27はカウント出力信号
27よりデコード信号35にセレクタ部29に対し出力する。
スリセット信号43が解除された後バスクロック信号19に
よりフリーランに動作しカウント出力信号33をデコーダ
部27に対し出力する。デコーダ部27はカウント出力信号
27よりデコード信号35にセレクタ部29に対し出力する。
【００１７】(3) セレクタ部29はデコーダ部27から出力
されるデコード信号35をパラメータ設定部28から出力さ
れるＤＭＡ信号チェックパルス選択信号36によりセレク
トし、ＤＭＡ信号監視部30に対しＤＭＡ信号チェックパ
ルス37を出力する。
されるデコード信号35をパラメータ設定部28から出力さ
れるＤＭＡ信号チェックパルス選択信号36によりセレク
トし、ＤＭＡ信号監視部30に対しＤＭＡ信号チェックパ
ルス37を出力する。
【００１８】(4) ＤＭＡ信号監視部30はＤＭＡ信号チェ
ックパルス37によりＤＭＡ要求信号17及びＤＭＡ要求応
答信号18のチェックを行うがこの時ＤＭＡコントローラ
５から出力されるＤＭＡリクエスト信号39が出力されて
いればチェック動作を行う。またＤＭＡリクエスト信号
39が出力されていなければＤＭＡ信号チェックパルス37
が出力されていてもＤＭＡ信号監視部30はチェック動作
を行わない。
ックパルス37によりＤＭＡ要求信号17及びＤＭＡ要求応
答信号18のチェックを行うがこの時ＤＭＡコントローラ
５から出力されるＤＭＡリクエスト信号39が出力されて
いればチェック動作を行う。またＤＭＡリクエスト信号
39が出力されていなければＤＭＡ信号チェックパルス37
が出力されていてもＤＭＡ信号監視部30はチェック動作
を行わない。
【００１９】(5) ＤＭＡ信号監視部30においてＤＭＡ信
号チェックパルス37によりチェック動作を行った結果Ｄ
ＭＡコントローラ５よりＤＭＡリクエスト信号39が出力
されており、かつ他のアダプタがＤＭＡ要求信号17を出
力していなければＤＭＡ信号監視部30はＤＭＡ動作イネ
ーブル信号38を出力する。このＤＭＡ動作イネーブル信
号38によりＤＭＡリクエスト信号抑止ゲート31及びＤＭ
Ａ要求応答信号抑止ゲート32が動作可能状態となりＤＭ
Ａコントローラ５から出力されるＤＭＡリクエスト信号
39を駆動ゲート23によりＩＳＡバスに対しＤＭＡ要求信
号として出力する。
号チェックパルス37によりチェック動作を行った結果Ｄ
ＭＡコントローラ５よりＤＭＡリクエスト信号39が出力
されており、かつ他のアダプタがＤＭＡ要求信号17を出
力していなければＤＭＡ信号監視部30はＤＭＡ動作イネ
ーブル信号38を出力する。このＤＭＡ動作イネーブル信
号38によりＤＭＡリクエスト信号抑止ゲート31及びＤＭ
Ａ要求応答信号抑止ゲート32が動作可能状態となりＤＭ
Ａコントローラ５から出力されるＤＭＡリクエスト信号
39を駆動ゲート23によりＩＳＡバスに対しＤＭＡ要求信
号として出力する。
【００２０】(6) ＤＭＡ要求信号17はＩＳＡバス１によ
り上位ＣＰＵ42に出力され、これにより上位ＣＰＵ42か
らはＤＭＡ要求応答信号18を出力するＤＭＡ要求応答信
号18はＤＭＡ要求応答信号抑止ゲート32を通しＤＭＡコ
ントローラ５に出力される。
り上位ＣＰＵ42に出力され、これにより上位ＣＰＵ42か
らはＤＭＡ要求応答信号18を出力するＤＭＡ要求応答信
号18はＤＭＡ要求応答信号抑止ゲート32を通しＤＭＡコ
ントローラ５に出力される。
【００２１】この結果ＤＭＡ転送が可能となりＤＭＡコ
ントローラ５のＤＭＡ転送が行われ、ＤＭＡ転送が終了
するとＤＭＡコントローラ５は、ＤＭＡ動作終了信号40
を出力しこれによりＤＭＡ監視部30はリセットされ次の
ＤＭＡ信号チェックパルス37より再び監視動作を再開す
る。
ントローラ５のＤＭＡ転送が行われ、ＤＭＡ転送が終了
するとＤＭＡコントローラ５は、ＤＭＡ動作終了信号40
を出力しこれによりＤＭＡ監視部30はリセットされ次の
ＤＭＡ信号チェックパルス37より再び監視動作を再開す
る。
【００２２】但しパラメータ設定部28に対する設定パラ
メータは１つのＤＭＡチャネルに接続されるアダプタす
べて別々の値をセットする。
メータは１つのＤＭＡチャネルに接続されるアダプタす
べて別々の値をセットする。
【００２３】以上の動作により各々のアダプタがＤＭＡ
チャネルを独自に監視することで１つのＤＭＡチャネル
に複数のアダプタを接続し時分割多重に動作させること
ができる。
チャネルを独自に監視することで１つのＤＭＡチャネル
に複数のアダプタを接続し時分割多重に動作させること
ができる。
【００２４】
【発明の効果】以上の説明からわかるように本発明に従
えば１つのＤＭＡチャネルに複数のアダプタを接続し、
同時に動作させることが可能であり、又ＩＳＡバスのＤ
ＭＡチャネル使用数を削減することができる。
えば１つのＤＭＡチャネルに複数のアダプタを接続し、
同時に動作させることが可能であり、又ＩＳＡバスのＤ
ＭＡチャネル使用数を削減することができる。
【図１】本発明が適用される実施例を示すブロック図で
ある。
ある。
【図２】同じく実施例を示すブロック図である。
【図３】図２に示すＤＭＡ信号監視部の動作タイムチャ
ートである。
ートである。
１…ＩＳＡバス、 ２…アダプタ１、 ４…ＤＭＡ信号監視制御部、 ５…ＤＭＡコントローラ、 ２５…Ｎ進カウンタ、 ２６…Ｉ／Ｏ命令デコード部、 ２７…デコーダ、 ２８…パラメータ設定部、 ２９…セレクタ、 ３０…ＤＭＡ信号監視部、 ４２…上位ＣＰＵ。
Claims (1)
- 【請求項１】ＤＭＡコントローラを内蔵し、ＩＳＡ（Ｉ
ndustrial Ｓtandard Ａrchitecture）バスに接続さ
れるＤＭＡマスタ方式のアダプタにおいて、ＩＳＡバス
のＤＭＡ要求信号及びＤＭＡ要求応答信号を監視し、同
じＤＭＡチャネルに接続されるアダプタ全てに同期して
動作するＤＭＡ信号監視制御部を各アダプタに設けたこ
とにより、１つのＤＭＡチャネルを複数のアダプタにて
共用し、時分割多重にＤＭＡ動作させることを特徴とす
るＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15914992A JPH064455A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15914992A JPH064455A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064455A true JPH064455A (ja) | 1994-01-14 |
Family
ID=15687334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15914992A Pending JPH064455A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110271795A1 (en) * | 2009-03-16 | 2011-11-10 | Seiichi Takada | Rotation transmission device |
-
1992
- 1992-06-18 JP JP15914992A patent/JPH064455A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110271795A1 (en) * | 2009-03-16 | 2011-11-10 | Seiichi Takada | Rotation transmission device |
| US9086103B2 (en) * | 2009-03-16 | 2015-07-21 | Ntn Corporation | Rotation transmission device |
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