JPH0638182B2 - 薄膜トランジスタマトリツクスの形成方法 - Google Patents
薄膜トランジスタマトリツクスの形成方法Info
- Publication number
- JPH0638182B2 JPH0638182B2 JP61215279A JP21527986A JPH0638182B2 JP H0638182 B2 JPH0638182 B2 JP H0638182B2 JP 61215279 A JP61215279 A JP 61215279A JP 21527986 A JP21527986 A JP 21527986A JP H0638182 B2 JPH0638182 B2 JP H0638182B2
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- JP
- Japan
- Prior art keywords
- bus line
- gate bus
- photoresist film
- gate
- gate electrode
- Prior art date
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Description
【発明の詳細な説明】 〔概 要〕 透明絶縁性基板表面に複数面のゲート電極及び該ゲート
電極を連結する下層ゲートバスラインを選択的に形成
し、その上に形成したネガ型フォトレジスト膜に基板背
面からオーバー露光を施して、自己整合法により前記下
層ゲートバスライン上に開口を形成し、このフォトレジ
スト膜をマスクとして導電性材料を被着させることによ
り、前記開口部内に上層ゲートバスラインを形成し、リ
フトオフ法により前記フォトレジスト膜とともにその上
に被着している不要な導電材料を除去して、積層構造の
ゲートバスラインを形成する。かくして得られたゲート
バスラインは、端部が薄く他の部分はゲート電極より厚
い階段状の膜厚とすることができる。
電極を連結する下層ゲートバスラインを選択的に形成
し、その上に形成したネガ型フォトレジスト膜に基板背
面からオーバー露光を施して、自己整合法により前記下
層ゲートバスライン上に開口を形成し、このフォトレジ
スト膜をマスクとして導電性材料を被着させることによ
り、前記開口部内に上層ゲートバスラインを形成し、リ
フトオフ法により前記フォトレジスト膜とともにその上
に被着している不要な導電材料を除去して、積層構造の
ゲートバスラインを形成する。かくして得られたゲート
バスラインは、端部が薄く他の部分はゲート電極より厚
い階段状の膜厚とすることができる。
本発明は液晶等の駆動に用いる薄膜トランジスタマトリ
ックスの形成方法に関する。
ックスの形成方法に関する。
液晶表示装置の薄膜トランジスタ(以下TFTと略記す
る)マトリックスは、2種類の交叉するバスラインを介
して各TFTを駆動することにより表示を得るが、この
2種類のバスラインと各々のTFT間に短絡が生じる
と、単にこの短絡を生じた部位の画素のみでなく、その
画素を含むライン全体の表示欠陥となる。従ってバスラ
インとTFT間の短絡欠陥はTFTマトリックスパネル
では重大な障害となる。
る)マトリックスは、2種類の交叉するバスラインを介
して各TFTを駆動することにより表示を得るが、この
2種類のバスラインと各々のTFT間に短絡が生じる
と、単にこの短絡を生じた部位の画素のみでなく、その
画素を含むライン全体の表示欠陥となる。従ってバスラ
インとTFT間の短絡欠陥はTFTマトリックスパネル
では重大な障害となる。
従来のゲート及びゲートバスラインの構造を、第3図
(a)及び(b)の平面図及びB−B矢視部断面図に示す。
(a)及び(b)の平面図及びB−B矢視部断面図に示す。
同図において、1はガラス基板、2はゲートバスライ
ン、3はゲートである。
ン、3はゲートである。
従来は、ガラス基板1表面に電極材料のTiのような金
属を略80nmの厚さに成膜し、フォトリソパターニング
法,エッチング法により、ゲートバスライン2,ゲート
3を形成していた。
属を略80nmの厚さに成膜し、フォトリソパターニング
法,エッチング法により、ゲートバスライン2,ゲート
3を形成していた。
このあと、プラズマ化学気相成長(以後P−CVDと略
記する)法により、ゲート絶縁膜4を形成するのである
が、上記ゲートバスライン2及びゲート電極3の肩部に
おいて、十分満足し得るカバレッジが得られず、そのた
めこの部分で上層に形成されるドレイン電極などの導電
層との短絡欠陥や耐圧低下等の問題を生じる。
記する)法により、ゲート絶縁膜4を形成するのである
が、上記ゲートバスライン2及びゲート電極3の肩部に
おいて、十分満足し得るカバレッジが得られず、そのた
めこの部分で上層に形成されるドレイン電極などの導電
層との短絡欠陥や耐圧低下等の問題を生じる。
そこでカバレッジを良くするために、ゲート電極3の膜
厚を薄くしようとすると、これと同時に形成されるゲー
トバスライン2の膜厚も薄くなってしまうため、バスラ
インの抵抗が高くなり、駆動に支障をきたすという問題
が発生する。
厚を薄くしようとすると、これと同時に形成されるゲー
トバスライン2の膜厚も薄くなってしまうため、バスラ
インの抵抗が高くなり、駆動に支障をきたすという問題
が発生する。
この難点を解消するため、ゲートバスライン2とゲート
電極3を別工程で形成する方法もあるが、この場合に
は、フォトマスク及び工程が増加するとともにそのため
歩留が低下し、コストが高くなるという問題がある。
電極3を別工程で形成する方法もあるが、この場合に
は、フォトマスク及び工程が増加するとともにそのため
歩留が低下し、コストが高くなるという問題がある。
このように従来の製造方法では、液晶表示装置の特性及
び信頼度に問題があり、これを解消しようとするフォト
マスクを余分に必要とし、歩留の低下や工数の増大を招
くためコスト高となるという問題があった。
び信頼度に問題があり、これを解消しようとするフォト
マスクを余分に必要とし、歩留の低下や工数の増大を招
くためコスト高となるという問題があった。
本発明は、フォトマスクを余分に必要とすることなく、
短絡欠陥や耐圧低下の発生を防止し得る薄膜トランジス
タマトリックスの形成方法を提供することを目的とす
る。
短絡欠陥や耐圧低下の発生を防止し得る薄膜トランジス
タマトリックスの形成方法を提供することを目的とす
る。
本発明の製造方法をその製造工程の順に第1図(a)〜(d)
に、また得られた薄膜トランジスタの構造を第2図
(a),(b)の平面図及びA−A矢視部断面図に示す。
に、また得られた薄膜トランジスタの構造を第2図
(a),(b)の平面図及びA−A矢視部断面図に示す。
3はゲート電極,5は下層ケートバスラインであって、
ガラス基板のような透明絶縁性基板1上に、まずこの両
者を同一工程で形成する。このあと下層ゲートバスライ
ン5上に自己整合法によって上層ゲートバスライン6を
形成し、積層構造のゲートバスライン2を構成する。
ガラス基板のような透明絶縁性基板1上に、まずこの両
者を同一工程で形成する。このあと下層ゲートバスライ
ン5上に自己整合法によって上層ゲートバスライン6を
形成し、積層構造のゲートバスライン2を構成する。
このようにしてゲート電極3は膜厚を薄く、ゲートバス
ライン2は階段状の積層構造として膜厚を厚く形成で
き、従ってゲート電極3及びゲートバスライン2の肩部
におけるカバレッジが改善される。
ライン2は階段状の積層構造として膜厚を厚く形成で
き、従ってゲート電極3及びゲートバスライン2の肩部
におけるカバレッジが改善される。
第2図に示すように、ゲートバスラインが二重構造とな
っているため、ゲート電極3とゲートバスライン2の膜
厚をそれぞれ所望の値に選択できる。従ってゲート電極
3の膜厚を薄くしてもバスライン2の抵抗を自由に制御
することができる。また、第1図に示すように、自己整
合法によりパターニングを行うため、精密に且つ容易に
形成することができる。
っているため、ゲート電極3とゲートバスライン2の膜
厚をそれぞれ所望の値に選択できる。従ってゲート電極
3の膜厚を薄くしてもバスライン2の抵抗を自由に制御
することができる。また、第1図に示すように、自己整
合法によりパターニングを行うため、精密に且つ容易に
形成することができる。
以下本発明の一実施例を、第1図及び第2図を参照しな
がら説明する。
がら説明する。
第1図(a)〜(d)は本発明一実施例を製造工程の順に示す
図で、ガラス基板1表面に、厚さ略40nmのチタン(T
i)を例えば蒸着法を用いて選択的に被着せしめ、ゲー
ト電極3とこれを連結する下層ゲートバスライン5を形
成する。
図で、ガラス基板1表面に、厚さ略40nmのチタン(T
i)を例えば蒸着法を用いて選択的に被着せしめ、ゲー
ト電極3とこれを連結する下層ゲートバスライン5を形
成する。
次いで同図(b)に見られる如く、全面にネガ型フォトレ
ジスト膜7を形成し、矢印で示す如くガラス基板1背面
から露光を行う。この時、ゲート電極(略5μmの幅)
3上のフォトレジストが総て感光するまでオーバー露光
を行う。このようにすることにより、フォトレジスト膜
7には、下層ゲートバスライン5上に未露光部7′が残
留する。
ジスト膜7を形成し、矢印で示す如くガラス基板1背面
から露光を行う。この時、ゲート電極(略5μmの幅)
3上のフォトレジストが総て感光するまでオーバー露光
を行う。このようにすることにより、フォトレジスト膜
7には、下層ゲートバスライン5上に未露光部7′が残
留する。
次いで同図(c)に見られるように、上記フォトレジスト
膜7を現像することにより、上記の未露光部が除去され
て、フォトレジスト膜7には、下層ゲートバスライン5
上に開口8が形成される。次いでこのフォトレジスト膜
7をマスクとして蒸着法等によりアルミニウム(Al)
を略40nmの厚さに被着せしめ、次いで上記フォトレジス
ト膜7を除去することにより、その上に被着していた不
要なAl膜6′も同時に除去され(リフトオフ法)て、
下層ゲートバスライン5上に上層ゲートバスライン6が
残留する。
膜7を現像することにより、上記の未露光部が除去され
て、フォトレジスト膜7には、下層ゲートバスライン5
上に開口8が形成される。次いでこのフォトレジスト膜
7をマスクとして蒸着法等によりアルミニウム(Al)
を略40nmの厚さに被着せしめ、次いで上記フォトレジス
ト膜7を除去することにより、その上に被着していた不
要なAl膜6′も同時に除去され(リフトオフ法)て、
下層ゲートバスライン5上に上層ゲートバスライン6が
残留する。
このようにして形成された本実施例におけるゲートバス
ライン2は、下層及び上層のゲートバスライン5,6が
積層された二重構造となり、ゲート電極3より膜厚を厚
くすることができる。
ライン2は、下層及び上層のゲートバスライン5,6が
積層された二重構造となり、ゲート電極3より膜厚を厚
くすることができる。
次いで同図(d)に示すように、P−CVD法等により窒
化シリコン膜のような絶縁膜を形成して、ゲート絶縁膜
9を形成する。このあとは通常の製造工程を施すことに
より、TFTマトリックスが完成する。
化シリコン膜のような絶縁膜を形成して、ゲート絶縁膜
9を形成する。このあとは通常の製造工程を施すことに
より、TFTマトリックスが完成する。
以上のようにして本実施例で得られたTFTマトリック
スは、その製造工程において、前記第1図(b)に示すよ
うに、ガラス基板1背面からオーバー露光することによ
り、ゲート電極3上は総て露光されるのに対して、下層
ゲートバスライン5の上には開口8が形成され、このフ
ォトレジスト膜7をマスクとして上層ゲートバスライン
6を形成することにより、ゲートバスライン2のみを二
重構造とすることができ、ゲート電極3とゲートバスラ
イン2の膜厚をともに所望の厚さに選ぶことができる。
スは、その製造工程において、前記第1図(b)に示すよ
うに、ガラス基板1背面からオーバー露光することによ
り、ゲート電極3上は総て露光されるのに対して、下層
ゲートバスライン5の上には開口8が形成され、このフ
ォトレジスト膜7をマスクとして上層ゲートバスライン
6を形成することにより、ゲートバスライン2のみを二
重構造とすることができ、ゲート電極3とゲートバスラ
イン2の膜厚をともに所望の厚さに選ぶことができる。
しかも上記背面露光工程は、下層ゲートバスライン5を
マスクとする自己整合法を用いるので、新たにフォトマ
スクを作成する必要はなく、またその作業はいたって簡
単である。
マスクとする自己整合法を用いるので、新たにフォトマ
スクを作成する必要はなく、またその作業はいたって簡
単である。
本発明によれば、簡単な工程を付加することにより、ゲ
ート電極の膜厚を薄く且つゲートバスラインはゲート電
極の連結部となる端部がうすくて他の部分は厚い階段状
に積層構造とされ、満足し得る導電性を有する程度に厚
くすることができ、しかも両者の肩部におけるカバレッ
ジが改善されて、上層のドレイン電極などの導電層との
短絡欠陥が少なく耐圧の高いTFTマトリックスパネル
が得られる。
ート電極の膜厚を薄く且つゲートバスラインはゲート電
極の連結部となる端部がうすくて他の部分は厚い階段状
に積層構造とされ、満足し得る導電性を有する程度に厚
くすることができ、しかも両者の肩部におけるカバレッ
ジが改善されて、上層のドレイン電極などの導電層との
短絡欠陥が少なく耐圧の高いTFTマトリックスパネル
が得られる。
第1図は本発明一実施例の形成方法を製造工程の順に示
す要部断面図、 第2図(a),(b)は上記一実施例で得られるTFTマトリ
ックスの要部構造を示す図、 第3図(a),(b)は従来のTFTマトリックスの問題点を
説明するための要部構造説明図である。 図において、1はガラス基板、2はゲートバスライン、
3はゲート電極、5及び6はそれぞれ下層及び上層ゲー
トバスライン、7はフォトレジスト膜、8は開口を示
す。
す要部断面図、 第2図(a),(b)は上記一実施例で得られるTFTマトリ
ックスの要部構造を示す図、 第3図(a),(b)は従来のTFTマトリックスの問題点を
説明するための要部構造説明図である。 図において、1はガラス基板、2はゲートバスライン、
3はゲート電極、5及び6はそれぞれ下層及び上層ゲー
トバスライン、7はフォトレジスト膜、8は開口を示
す。
Claims (1)
- 【請求項1】画素対応のトランジスタ素子がマトリック
ス状に配列され、各素子のゲート電極(3)とドレイン
電極が行,列方向のバスラインを通して導出された表示
用アクティブマトリックスパネルにおける下層側のゲー
ト電極とゲートバスラインの形成に際し、 透明絶縁性基板(1)表面に、第1の導電性材料を選択
的に被着せしめてゲーム電極(3)及び該ゲート電極
(3)に連結する下層ゲートバスライン(5)を形成す
る工程と、 前記ゲート電極(3)及び下層ゲートバスライン(5)
上を含む前記透明絶縁性基板(1)表面にネガ型フォト
レジスト膜(7)を形成し、前記ゲート電極(3)及び
下層ゲートバスライン(5)をマスクとして前記透明絶
縁性基板(1)背面より前記フォトレジスト膜(7)に
オーバー露光を施し、前記フォトレジスト膜(7)の前
記下層ゲートバスライン(5)上にフォトレジスト膜の
開口(8)を形成する工程と、 前記フォトレジスト膜(7)をマスクとして前記開口
(8)部に露出せる前記下層ゲートバスライン(5)表
面を含む前記透明絶縁性基板(1)上全面に第2の導電
性材料を被着せしめる工程と、 前記フォトレジスト膜(7)を除去することにより同時
に前記フォトレジスト膜(7)上に被着せる第2の導電
性材料(6′)を前記フォトレジスト膜(7)とともに
除去して、前記開口(8)部内に露出せる前記下層ゲー
トバスライン(5)表面に上層ゲートバスライン(6)
を残留せしめる工程とを含むことを特徴とする薄膜トラ
ンジスタマトリックスの形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61215279A JPH0638182B2 (ja) | 1986-09-11 | 1986-09-11 | 薄膜トランジスタマトリツクスの形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61215279A JPH0638182B2 (ja) | 1986-09-11 | 1986-09-11 | 薄膜トランジスタマトリツクスの形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6370282A JPS6370282A (ja) | 1988-03-30 |
JPH0638182B2 true JPH0638182B2 (ja) | 1994-05-18 |
Family
ID=16669684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61215279A Expired - Lifetime JPH0638182B2 (ja) | 1986-09-11 | 1986-09-11 | 薄膜トランジスタマトリツクスの形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0638182B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2751259B2 (ja) * | 1988-11-15 | 1998-05-18 | 富士通株式会社 | 液晶表示装置 |
JP2746403B2 (ja) * | 1989-02-13 | 1998-05-06 | コニカ株式会社 | 液晶表示装置およびその製造方法 |
-
1986
- 1986-09-11 JP JP61215279A patent/JPH0638182B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6370282A (ja) | 1988-03-30 |
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