JPH0636551A - メモリインターリーブ回路 - Google Patents
メモリインターリーブ回路Info
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- JPH0636551A JPH0636551A JP19114192A JP19114192A JPH0636551A JP H0636551 A JPH0636551 A JP H0636551A JP 19114192 A JP19114192 A JP 19114192A JP 19114192 A JP19114192 A JP 19114192A JP H0636551 A JPH0636551 A JP H0636551A
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Abstract
(57)【要約】
【目的】 メモリインターリーブ回路に於て、パラ／シ
リ回路から読み回路を用いることなく、インターリーブ
機能を発揮させない。 【構成】 メモリの１ワード単位に書き込まれているデ
ータに対してビット順位に１群のシリアルデータ化し、
このシリアル化したデータをビット順位に従って順次出
力するインターリーブ回路において、メモリから読み出
した１ワード単位のデータの先頭ビットデータを１群の
シリアルデータ用のデータとして取り出すと共に、この
読み出した１ワード単位のデータの先頭ビットデータが
オーバーフローする如き１ビットシフトを行わせ、この
シフト後のデータを再び読み出し元のアドレスに再書き
込みさせるようにした。 【効果】 １ワード読み出す毎に必ず、その先頭１ビッ
トがオーバーフローして捨て去られて再書き込みがなさ
れるために、１ワード読み出し時の先頭１ビットデータ
をラッチすれば、これがメモリインターリーブされて取
り出されたデータとなる。
リ回路から読み回路を用いることなく、インターリーブ
機能を発揮させない。 【構成】 メモリの１ワード単位に書き込まれているデ
ータに対してビット順位に１群のシリアルデータ化し、
このシリアル化したデータをビット順位に従って順次出
力するインターリーブ回路において、メモリから読み出
した１ワード単位のデータの先頭ビットデータを１群の
シリアルデータ用のデータとして取り出すと共に、この
読み出した１ワード単位のデータの先頭ビットデータが
オーバーフローする如き１ビットシフトを行わせ、この
シフト後のデータを再び読み出し元のアドレスに再書き
込みさせるようにした。 【効果】 １ワード読み出す毎に必ず、その先頭１ビッ
トがオーバーフローして捨て去られて再書き込みがなさ
れるために、１ワード読み出し時の先頭１ビットデータ
をラッチすれば、これがメモリインターリーブされて取
り出されたデータとなる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリインターリーブ
回路に関する。
回路に関する。
【０００２】
【従来の技術】従来のメモリインターリーブ回路を図２
に示す。このメモリインターリーブ回路は、左側ポート
Ｐ1と右側ポートＰ2との２つのポートを持つＲＡＭ１
（デュアルポートＲＡＭ、即ち、ＤＰ ＲＡＭ）、左側
ポートＰ1のＲ／Ｗ制御回路２、左側ポートＰ1のアドレ
ス発生器４、右側ポートＰ2のＲ／Ｗ制御回路３、右側
ポートＰ2のアドレス発生器５、パラ／シリ変換を行う
Ｐ／Ｓ回路６、から読み回路７、タイミング回路（発振
器）８、より成る。ＲＡＭ１は、一方のポートへの書き
込み中では他方のポートからは読み出し中となり、次の
タイミングでは読み出し中のポートが書き込みのポート
となり、書き込み中のポートが読み出し中のポートとな
る、交互に書き込みと読み出しとがなされるメモリであ
る。これによって、ＲＡＭ１を外部からみると、連続書
き込み、連続読み出しがあたかも行われているようにみ
れる。尚、ＲＡＭ１内は、ポートＰ1用のメモリエリア
ＡとポートＰ2用のメモリエリアＢとに分かれており、
ポートＰ1への書き込み先及び読み出し元はメモリエリ
アＡ、ポートＰ2への書き込み先及び読み出し元はメモ
リエリアＢである。
に示す。このメモリインターリーブ回路は、左側ポート
Ｐ1と右側ポートＰ2との２つのポートを持つＲＡＭ１
（デュアルポートＲＡＭ、即ち、ＤＰ ＲＡＭ）、左側
ポートＰ1のＲ／Ｗ制御回路２、左側ポートＰ1のアドレ
ス発生器４、右側ポートＰ2のＲ／Ｗ制御回路３、右側
ポートＰ2のアドレス発生器５、パラ／シリ変換を行う
Ｐ／Ｓ回路６、から読み回路７、タイミング回路（発振
器）８、より成る。ＲＡＭ１は、一方のポートへの書き
込み中では他方のポートからは読み出し中となり、次の
タイミングでは読み出し中のポートが書き込みのポート
となり、書き込み中のポートが読み出し中のポートとな
る、交互に書き込みと読み出しとがなされるメモリであ
る。これによって、ＲＡＭ１を外部からみると、連続書
き込み、連続読み出しがあたかも行われているようにみ
れる。尚、ＲＡＭ１内は、ポートＰ1用のメモリエリア
ＡとポートＰ2用のメモリエリアＢとに分かれており、
ポートＰ1への書き込み先及び読み出し元はメモリエリ
アＡ、ポートＰ2への書き込み先及び読み出し元はメモ
リエリアＢである。
【０００３】更にＲＡＭ１は、データの読み出しがあっ
ても、そのアドレスのワードデータは書き込み処理を行
わない限り失われない形式のものである。従って読み出
しの都度、読み出しデータの再書き込みを行う必要はな
い。Ｐ／Ｓ回路６は、ＲＡＭ１から読み出した１ワード
（８ビット）並列データを直列データに変換する。から
読み回路７は、Ｐ／Ｓ回路６の出力である。８ビット直
列データを、先頭の１ビットから順に読み出す回路であ
る。従って、先頭から３ビット目の１ビットを読み出す
には、先頭の１ビットと２番目の１ビットとの２回読み
出しを行って、この２回読み出しで得た先頭１ビットと
２番目の１ビットとを捨て去り、３回目に読み出した３
ビット目のみを出力することになる。３ビット目のデー
タの読み出しのためには、２回の意味のない読み出しを
行うことから、から読みと名づけた。８ビットデータで
の最大から読み回数は８ビット目のデータの場合であ
り、その回数は７回となる。
ても、そのアドレスのワードデータは書き込み処理を行
わない限り失われない形式のものである。従って読み出
しの都度、読み出しデータの再書き込みを行う必要はな
い。Ｐ／Ｓ回路６は、ＲＡＭ１から読み出した１ワード
（８ビット）並列データを直列データに変換する。から
読み回路７は、Ｐ／Ｓ回路６の出力である。８ビット直
列データを、先頭の１ビットから順に読み出す回路であ
る。従って、先頭から３ビット目の１ビットを読み出す
には、先頭の１ビットと２番目の１ビットとの２回読み
出しを行って、この２回読み出しで得た先頭１ビットと
２番目の１ビットとを捨て去り、３回目に読み出した３
ビット目のみを出力することになる。３ビット目のデー
タの読み出しのためには、２回の意味のない読み出しを
行うことから、から読みと名づけた。８ビットデータで
の最大から読み回数は８ビット目のデータの場合であ
り、その回数は７回となる。
【０００４】さて、図２で動作を説明する。クロックＣ
ＬＫはアドレス発生器４、５へ入力し起動させる。ポー
トＰ1のＲ／ＷのＲ（読み出し）かＷ（書き込み）かの
指定はアドレス発生器４がポートＰ1へ直接に行うもの
とし、このＲ／Ｗを受けてＲ／Ｗ制御回路２は、Ｒイネ
ーブル信号をＲ／Ｗ制御回路３に送り、ポートＰ1と逆
制御（ポートＰ1がＲならばＷ、ＷならばＲ）をポート
Ｐ2にかける。アドレス発生器４はメモリエリアＡのア
ドレスを作成し、アドレス発生器５はメモリエリアＢの
アドレスを作成する。ポートＰ1への書き込みを行う場
合にはラインＬ1からの８ビットデータ（１ワード）を
アドレス発生器４の指示したエリアＡの該当アドレスへ
書き込み、この書き込みと併せてポートＰ2へは読み出
しの制御が行われておりアドレス発生器５の指示したエ
リアＢの該当アドレスからラインＬ2を介して８ビット
データを読み出す。図２はこの時の様子を示している。
逆の場合には、ラインＬ2が書き込みラインとなり、ラ
インＬ1が読み出しラインとなる。ラインＬ2から読み出
された８ビット１ワードデータはＰ／Ｓ回路６へ送ら
れ、８ビットのシリアルデータへと変換される。から読
み回路７は、インターリーブのためのデータ出力に利用
する回路であり、インターリーブ出力のタイミングをと
るためにから読み出しを行う。
ＬＫはアドレス発生器４、５へ入力し起動させる。ポー
トＰ1のＲ／ＷのＲ（読み出し）かＷ（書き込み）かの
指定はアドレス発生器４がポートＰ1へ直接に行うもの
とし、このＲ／Ｗを受けてＲ／Ｗ制御回路２は、Ｒイネ
ーブル信号をＲ／Ｗ制御回路３に送り、ポートＰ1と逆
制御（ポートＰ1がＲならばＷ、ＷならばＲ）をポート
Ｐ2にかける。アドレス発生器４はメモリエリアＡのア
ドレスを作成し、アドレス発生器５はメモリエリアＢの
アドレスを作成する。ポートＰ1への書き込みを行う場
合にはラインＬ1からの８ビットデータ（１ワード）を
アドレス発生器４の指示したエリアＡの該当アドレスへ
書き込み、この書き込みと併せてポートＰ2へは読み出
しの制御が行われておりアドレス発生器５の指示したエ
リアＢの該当アドレスからラインＬ2を介して８ビット
データを読み出す。図２はこの時の様子を示している。
逆の場合には、ラインＬ2が書き込みラインとなり、ラ
インＬ1が読み出しラインとなる。ラインＬ2から読み出
された８ビット１ワードデータはＰ／Ｓ回路６へ送ら
れ、８ビットのシリアルデータへと変換される。から読
み回路７は、インターリーブのためのデータ出力に利用
する回路であり、インターリーブ出力のタイミングをと
るためにから読み出しを行う。
【０００５】図３は、ＲＡＭ１の内部構成を示す。００
０Ｈ〜３ＦＦＨまでをポートＰ1用のエリアＡとし、４
００Ｈ〜７ＦＦＨまでをポートＰ2用のエリアＢとし
た。図で、ａ1〜ａ8が８ビット１ワードデータであり、
エリアＡとＢとで同じデータとしたが実際はＡとＢとで
は書き込みデータは各ワード毎に異なる。
０Ｈ〜３ＦＦＨまでをポートＰ1用のエリアＡとし、４
００Ｈ〜７ＦＦＨまでをポートＰ2用のエリアＢとし
た。図で、ａ1〜ａ8が８ビット１ワードデータであり、
エリアＡとＢとで同じデータとしたが実際はＡとＢとで
は書き込みデータは各ワード毎に異なる。
【０００６】図４は、インターリーブ読み出し及び送出
の説明図である。図３で示したように書き込みは８ビッ
ト１ワード単位に行うこととしているがこれをそのまま
送出するのではなく、先ず、全ワードを通して最初の１
ビット目（ａ1ｂ1ｃ1……ｄ1）を取り出し、これを１群
としてシリアルに転送する。次に全ワードを通して２ビ
ット目（ａ2ｂ2ｃ2……ｄ2）を取り出し、これを１群と
してシリアルに転送する。以下、３ビット目、４ビット
目、……、８ビット目と順々に１群データを取り出し、
順位毎に送出する。これがここで述べたインターリーブ
である。
の説明図である。図３で示したように書き込みは８ビッ
ト１ワード単位に行うこととしているがこれをそのまま
送出するのではなく、先ず、全ワードを通して最初の１
ビット目（ａ1ｂ1ｃ1……ｄ1）を取り出し、これを１群
としてシリアルに転送する。次に全ワードを通して２ビ
ット目（ａ2ｂ2ｃ2……ｄ2）を取り出し、これを１群と
してシリアルに転送する。以下、３ビット目、４ビット
目、……、８ビット目と順々に１群データを取り出し、
順位毎に送出する。これがここで述べたインターリーブ
である。
【０００７】このインターリーブを実現する回路が図２
のＰ／Ｓ回路６及び、から読み回路７である。読み出し
は必ず８ビット１ワード単位に行われるが、欲しいのは
その中の、その時の１ビットである。しかも、このビッ
ト位置が毎回異なる。そこで、から読み動作が必要とな
る。図４でこのことを詳述する。図４での対象アクセス
エリアはエリアＡかＢかの何れかであり、説明上、エリ
アＡがアクセスエリアとする。先ず、エリアＡの先頭ア
ドレスをアクセスして（ａ1ａ2……ａ8）を読み出す。
読み出した８ビット１ワードデータをＰ／Ｓ回路６でシ
リアルデータ列に変換する。この先頭ビットａ1が、か
ら読み回路７を素通り（スルー）してそのまま最初の１
ビットデータａ1となる。次に、エリアＡの２番目のア
ドレスをアクセスして（ｂ1ｂ2……ｂ8）を読み出し、
その先頭ビットデータｂ1をＰ／Ｓ回路６、から読み回
路７を介して取り出し、第２番目の１ビットデータｂ1
となる。以下、次々にアクセスして、同様に、３番目の
１ビットデータｃ1……最初の１ビットデータｄ1を得
る。かくして、全アドレスの先頭ビットの１群データ
（ａ1ｂ1ｃ1……ｄ1）を得る。
のＰ／Ｓ回路６及び、から読み回路７である。読み出し
は必ず８ビット１ワード単位に行われるが、欲しいのは
その中の、その時の１ビットである。しかも、このビッ
ト位置が毎回異なる。そこで、から読み動作が必要とな
る。図４でこのことを詳述する。図４での対象アクセス
エリアはエリアＡかＢかの何れかであり、説明上、エリ
アＡがアクセスエリアとする。先ず、エリアＡの先頭ア
ドレスをアクセスして（ａ1ａ2……ａ8）を読み出す。
読み出した８ビット１ワードデータをＰ／Ｓ回路６でシ
リアルデータ列に変換する。この先頭ビットａ1が、か
ら読み回路７を素通り（スルー）してそのまま最初の１
ビットデータａ1となる。次に、エリアＡの２番目のア
ドレスをアクセスして（ｂ1ｂ2……ｂ8）を読み出し、
その先頭ビットデータｂ1をＰ／Ｓ回路６、から読み回
路７を介して取り出し、第２番目の１ビットデータｂ1
となる。以下、次々にアクセスして、同様に、３番目の
１ビットデータｃ1……最初の１ビットデータｄ1を得
る。かくして、全アドレスの先頭ビットの１群データ
（ａ1ｂ1ｃ1……ｄ1）を得る。
【０００８】次に、再びエリアＡの先頭アドレスをアク
セスして（ａ1ａ2……ａ8）を読み出す。読み出した８
ビット１ワードデータをＰ／Ｓ回路６でシリアルデータ
列に変換する。このシリアルデータの中で欲しいデータ
は、２ビット目のデータａ2である。そこで、シリアル
データ（ａ1ａ2……ａ8）に対して１回のから読みを回
路７が行い、これを第２群の先頭ビットとして取り出
す。以下、第２群のビットデータｂ2、ｃ2、……、ｄ2
を次々に得て、第２群のデータ（ａ2ｂ2ｃ2……ｄ2）を
得る。
セスして（ａ1ａ2……ａ8）を読み出す。読み出した８
ビット１ワードデータをＰ／Ｓ回路６でシリアルデータ
列に変換する。このシリアルデータの中で欲しいデータ
は、２ビット目のデータａ2である。そこで、シリアル
データ（ａ1ａ2……ａ8）に対して１回のから読みを回
路７が行い、これを第２群の先頭ビットとして取り出
す。以下、第２群のビットデータｂ2、ｃ2、……、ｄ2
を次々に得て、第２群のデータ（ａ2ｂ2ｃ2……ｄ2）を
得る。
【０００９】次にエリアＡの先頭アドレスをアクセスし
て（ａ1ａ2……ａ8）を読み出し、読み出した８ビット
１ワードデータをＰ／Ｓ回路６でシリアルデータ列に変
換する。このシリアルデータから欲しいデータは３ビッ
ト目のデータａ3である。そこで、シリアルデータ（ａ1
ａ2……ａ8）に対して２回のから読みを回路７が行い、
これを第３群の先頭ビットデータとして取り出す。以
下、同様にｂ3、ｃ3、……、ｄ3を取り出し、第３群の
データ（ａ3ｂ3ｃ3……ｄ3）を得る。
て（ａ1ａ2……ａ8）を読み出し、読み出した８ビット
１ワードデータをＰ／Ｓ回路６でシリアルデータ列に変
換する。このシリアルデータから欲しいデータは３ビッ
ト目のデータａ3である。そこで、シリアルデータ（ａ1
ａ2……ａ8）に対して２回のから読みを回路７が行い、
これを第３群の先頭ビットデータとして取り出す。以
下、同様にｂ3、ｃ3、……、ｄ3を取り出し、第３群の
データ（ａ3ｂ3ｃ3……ｄ3）を得る。
【００１０】以下、４ビット目では３回のから読み、５
ビット目では４回のから読み、……、８ビット目では７
回のから読みをかけて、それぞれの群のデータを取り出
すことになる。
ビット目では４回のから読み、……、８ビット目では７
回のから読みをかけて、それぞれの群のデータを取り出
すことになる。
【００１１】かくして得られたデータは、その得られる
順に従って次々にシリアルに送出され、インターリーブ
された送出データが得られる。
順に従って次々にシリアルに送出され、インターリーブ
された送出データが得られる。
【００１２】図５は、ポートＰ1、Ｐ2への制御手順
（イ）及び、書き込み（Ｗ）時の手順（ロ）及び読み出
し手順（ハ）を示す。点線矢印は、手順の流れを示す。
ポートＰ1とｐ2へのＲ／Ｗの区別はアドレス中の１０ビ
ット目のデータで行う。書き込み手順は、アドレスに対
してシーケンシャルに行っている。読み出し手順は、第
１群の（ａ1ｂ1……ｄ1）の取り出し及びａ2取り出し例
を示してある。図６には、図５の（ハ）の手順の以降の
手順を示してある。
（イ）及び、書き込み（Ｗ）時の手順（ロ）及び読み出
し手順（ハ）を示す。点線矢印は、手順の流れを示す。
ポートＰ1とｐ2へのＲ／Ｗの区別はアドレス中の１０ビ
ット目のデータで行う。書き込み手順は、アドレスに対
してシーケンシャルに行っている。読み出し手順は、第
１群の（ａ1ｂ1……ｄ1）の取り出し及びａ2取り出し例
を示してある。図６には、図５の（ハ）の手順の以降の
手順を示してある。
【００１３】
【発明が解決しようとする課題】従来技術のインターリ
ーブ回路では該当ビットを出力するために数回のから読
みが必要であり（最大７回）非常に効率が悪い。更に図
２の従来技術のインターリーブ回路を実現するためには
捨てクロックを発振する発振器８やパラシリ変換回路
６、ビットから読み回路７が必要でありそのため回路の
規模は大きく、複雑になってしまうという問題が存在し
た。
ーブ回路では該当ビットを出力するために数回のから読
みが必要であり（最大７回）非常に効率が悪い。更に図
２の従来技術のインターリーブ回路を実現するためには
捨てクロックを発振する発振器８やパラシリ変換回路
６、ビットから読み回路７が必要でありそのため回路の
規模は大きく、複雑になってしまうという問題が存在し
た。
【００１４】本発明の目的は、から読みをなくし、少な
いハード量でインターリーブ機能を達成するインターリ
ーブ回路を提供するものである。
いハード量でインターリーブ機能を達成するインターリ
ーブ回路を提供するものである。
【００１５】
【課題を解決するための手段】本発明は、メモリの１ワ
ード単位に書き込まれているデータに対してビット順位
に１群のシリアルデータ化し、このシリアル化したデー
タをビット順位に従って順次出力するインターリーブ回
路において、メモリから読み出した１ワード単位のデー
タの先頭ビットデータを１群のシリアルデータ用のデー
タとして取り出すと共に、この読み出した１ワード単位
のデータの先頭ビットデータがオーバーフローする如き
１ビットシフトを行わせ、このシフト後のデータを再び
読み出し元のアドレスに再書き込みさせるようにした
（請求項１）。
ード単位に書き込まれているデータに対してビット順位
に１群のシリアルデータ化し、このシリアル化したデー
タをビット順位に従って順次出力するインターリーブ回
路において、メモリから読み出した１ワード単位のデー
タの先頭ビットデータを１群のシリアルデータ用のデー
タとして取り出すと共に、この読み出した１ワード単位
のデータの先頭ビットデータがオーバーフローする如き
１ビットシフトを行わせ、このシフト後のデータを再び
読み出し元のアドレスに再書き込みさせるようにした
（請求項１）。
【００１６】
【作用】本発明によれば、１ワード単位のデータを読み
出す毎に、その先頭ビットデータをオーバーフローで捨
て去ることとしているため、１ワード単位のデータを読
み出す毎にその先頭ビットデータをラッチするだけでイ
ンターリーブされた１群のシリアルデータが得られる。
出す毎に、その先頭ビットデータをオーバーフローで捨
て去ることとしているため、１ワード単位のデータを読
み出す毎にその先頭ビットデータをラッチするだけでイ
ンターリーブされた１群のシリアルデータが得られる。
【００１７】
【実施例】図１は、本発明のインターリーブ回路の実施
例図である。本実施例の特徴は、パラ／シリ変換回路６
及びから読み回路７及びタイミング回路（発振器）８を
排し、代わりに１ビットシフト回路９を設けた点にあ
る。更に、１ビットシフト回路９は、ＲＡＭ１から読み
出された８ビット１ワードデータを一担取り込み、これ
を再上位ビットデータがオーバーフロー１ビットシフト
を行い、このシフト後のデータを再びＲＡＭ１の同一ア
ドレスに再書き込みを行わせるようにした点が特徴であ
る。かくして、読み出した８ビット１ワードデータのそ
の先頭には、その時の必要とするビット位置のデータが
必ず位置することになり、この先頭ビット位置の１ビッ
トを取り出せば、（ａ1ｂ1ｃ1……ｄ1ａ2ｂ2ｃ2……ｄ2
……）なるインターリーブされたデータが必ず得られ
る。
例図である。本実施例の特徴は、パラ／シリ変換回路６
及びから読み回路７及びタイミング回路（発振器）８を
排し、代わりに１ビットシフト回路９を設けた点にあ
る。更に、１ビットシフト回路９は、ＲＡＭ１から読み
出された８ビット１ワードデータを一担取り込み、これ
を再上位ビットデータがオーバーフロー１ビットシフト
を行い、このシフト後のデータを再びＲＡＭ１の同一ア
ドレスに再書き込みを行わせるようにした点が特徴であ
る。かくして、読み出した８ビット１ワードデータのそ
の先頭には、その時の必要とするビット位置のデータが
必ず位置することになり、この先頭ビット位置の１ビッ
トを取り出せば、（ａ1ｂ1ｃ1……ｄ1ａ2ｂ2ｃ2……ｄ2
……）なるインターリーブされたデータが必ず得られ
る。
【００１８】図７は、図１の実施例でのインターリーブ
送出の手順を示す図である。本実施例では、先ずエリア
Ａの先頭アドレスをアクセスして（ａ1ａ2……ａ8）を
読み出し、この先頭ビットａ1を第１群の先頭データと
する。この読み出した（ａ1ａ2……ａ8）は１ビットシ
フト回路９に送られて左方向へ１ビットシフトされ（ａ
2ａ3……ａ8０）とされ、これが上記先頭アドレスへ再
書き込みを行う。次に２番目のアドレスのデータ（ｂ1
ｂ2……ｂ8）も同様に、ｂ1のみが取り出され、（ｂ2ｂ
3……ｂ8０）が再書き込みされる。以下、ｃ1……ｄ1が
同様に取り出され、（ｃ2ｃ3……ｃ8０）、……、（ｄ2
ｄ3……ｄ8０）が元のアドレスに再書き込まれる。
送出の手順を示す図である。本実施例では、先ずエリア
Ａの先頭アドレスをアクセスして（ａ1ａ2……ａ8）を
読み出し、この先頭ビットａ1を第１群の先頭データと
する。この読み出した（ａ1ａ2……ａ8）は１ビットシ
フト回路９に送られて左方向へ１ビットシフトされ（ａ
2ａ3……ａ8０）とされ、これが上記先頭アドレスへ再
書き込みを行う。次に２番目のアドレスのデータ（ｂ1
ｂ2……ｂ8）も同様に、ｂ1のみが取り出され、（ｂ2ｂ
3……ｂ8０）が再書き込みされる。以下、ｃ1……ｄ1が
同様に取り出され、（ｃ2ｃ3……ｃ8０）、……、（ｄ2
ｄ3……ｄ8０）が元のアドレスに再書き込まれる。
【００１９】２ビット目の取り出しでは、同様に読み出
しを行ってその先頭ビットａ2ｂ2……を次々に取り出
し、併せて（ａ3……ａ8００）、（ｂ3……ｂ8００）、
……を再書き込みする。同様に８ビット位置のデータ
（ａ8ｂ8……ｄ8）が得られる。その時の元のアドレス
には（０〜０）が書き込まれている。これは初期状態と
同じである。図８、図９は図５、図６に対比した図であ
り、特に説明を要しないであろう。
しを行ってその先頭ビットａ2ｂ2……を次々に取り出
し、併せて（ａ3……ａ8００）、（ｂ3……ｂ8００）、
……を再書き込みする。同様に８ビット位置のデータ
（ａ8ｂ8……ｄ8）が得られる。その時の元のアドレス
には（０〜０）が書き込まれている。これは初期状態と
同じである。図８、図９は図５、図６に対比した図であ
り、特に説明を要しないであろう。
【００２０】図１０は、１ポート側での他のインターリ
ーブ回路の実施例図である。ＲＡＭ１は２ポートの中の
１ポート側の例であり、「ＨＣ３７４」なるＩＣを使っ
た。データ出力部１０はラインＬ1への送出側であり、
ラッチ回路１１は「ＨＣ７４」なるＩＣを使った。又、
バッファ１２は「７４ＬＳ１２５」なるＩＣを使用し
た。更に、ＲＡＭ１は読み出しデータが入力データに対
して１ビットシフト（左シフト）するように外部配線化
（帰還化）させてシフト機能を持たせた。この実施例で
のタイムチャートを図１１に示した。読み出し時には、
その先頭ビットのみがラッチ回路１１でラッチされる
が、図１１の状態となり、入力へのシフト帰還はな
い。状態で入力へのシフト帰還経路が形成され、同一
アドレスに左１ビットシフトされたデータが再書き込ま
れることになる。即ち、状態ではＤＰＲＡＭのデータ
バス上のデータをＲイネーブル信号（Ｈｃ３７４クロッ
ク）の立ち上がりでリードし、１ビット（Ｄ0）出力を
行う。この時、Ｗイネーブル信号（Ｈｃ３７４Ｇ）はＨ
なので、ＱはＨインピーダンスである。状態ではＷイ
ネーブル信号（Ｈｃ３７４Ｇ）がＬでＱのインピーダン
スＨ→Ｌとなり、Ｑ1とＤ0、Ｑ2とＤ1（１ビットシフ
ト）がつながり、データバス上のデータをＤＰＲＡＭに
ライトする。
ーブ回路の実施例図である。ＲＡＭ１は２ポートの中の
１ポート側の例であり、「ＨＣ３７４」なるＩＣを使っ
た。データ出力部１０はラインＬ1への送出側であり、
ラッチ回路１１は「ＨＣ７４」なるＩＣを使った。又、
バッファ１２は「７４ＬＳ１２５」なるＩＣを使用し
た。更に、ＲＡＭ１は読み出しデータが入力データに対
して１ビットシフト（左シフト）するように外部配線化
（帰還化）させてシフト機能を持たせた。この実施例で
のタイムチャートを図１１に示した。読み出し時には、
その先頭ビットのみがラッチ回路１１でラッチされる
が、図１１の状態となり、入力へのシフト帰還はな
い。状態で入力へのシフト帰還経路が形成され、同一
アドレスに左１ビットシフトされたデータが再書き込ま
れることになる。即ち、状態ではＤＰＲＡＭのデータ
バス上のデータをＲイネーブル信号（Ｈｃ３７４クロッ
ク）の立ち上がりでリードし、１ビット（Ｄ0）出力を
行う。この時、Ｗイネーブル信号（Ｈｃ３７４Ｇ）はＨ
なので、ＱはＨインピーダンスである。状態ではＷイ
ネーブル信号（Ｈｃ３７４Ｇ）がＬでＱのインピーダン
スＨ→Ｌとなり、Ｑ1とＤ0、Ｑ2とＤ1（１ビットシフ
ト）がつながり、データバス上のデータをＤＰＲＡＭに
ライトする。
【００２１】尚、２ポート形式のメモリとしたが、１ポ
ート形式のメモリでのインターリーブにも適用できる。
ート形式のメモリでのインターリーブにも適用できる。
【００２２】
【発明の効果】本発明によれば、従来技術の問題点であ
った回路の規模が大きくなりやすく複雑であると言う問
題点が解決され、規模の小さい簡素な回路の実現が可能
となる。
った回路の規模が大きくなりやすく複雑であると言う問
題点が解決され、規模の小さい簡素な回路の実現が可能
となる。
【図１】本発明のメモリインターリーブ回路の実施例図
である。
である。
【図２】従来のメモリインターリーブ回路を示す図であ
る。
る。
【図３】２ポートメモリ（ＤＰ ＲＡＭ）のデータ構成
図である。
図である。
【図４】従来例でのインターリーブしたデータ送信フォ
ーマットを示す図である。
ーマットを示す図である。
【図５】従来例でのインターリーブデータ形成手順のタ
イムチャートを示す図である。
イムチャートを示す図である。
【図６】従来例でのインターリーブデータ形成手順のタ
イムチャートを示す図である。
イムチャートを示す図である。
【図７】本発明のインターリーブしたデータ送信フォー
マットを示す図である。
マットを示す図である。
【図８】本発明のインターリーブデータ形成手順のタイ
ムチャート図である。
ムチャート図である。
【図９】本発明のインターリーブデータ形成手順のタイ
ムチャート図である。
ムチャート図である。
【図１０】本発明のメモリインターリーブ回路の他の実
施例図である。
施例図である。
【図１１】本発明のこの実施例での動作手順を示す図で
ある。
ある。
１ デュアルポートメモリ（ＤＰ ＲＡＭ） ２、３ Ｒ／Ｗ制御回路 ４、５ アドレス発生器 ９ １ビットシフト回路
Claims (1)
- 【請求項１】 メモリの１ワード単位に書き込まれてい
るデータに対してビット順位に１群のシリアルデータ化
し、このシリアル化したデータをビット順位に従って順
次出力するインターリーブ回路において、メモリから読
み出した１ワード単位のデータの先頭ビットデータを１
群のシリアルデータ用のデータとして取り出すと共に、
この読み出した１ワード単位のデータの先頭ビットデー
タがオーバーフローする如き１ビットシフトを行わせ、
このシフト後のデータを再び読み出し元のアドレスに再
書き込みさせるようにしたメモリインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114192A JPH0636551A (ja) | 1992-07-17 | 1992-07-17 | メモリインターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114192A JPH0636551A (ja) | 1992-07-17 | 1992-07-17 | メモリインターリーブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636551A true JPH0636551A (ja) | 1994-02-10 |
Family
ID=16269577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19114192A Pending JPH0636551A (ja) | 1992-07-17 | 1992-07-17 | メモリインターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636551A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0469761A2 (en) * | 1990-07-30 | 1992-02-05 | AT&T Corp. | Digital shift register using random access memory |
-
1992
- 1992-07-17 JP JP19114192A patent/JPH0636551A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0469761A2 (en) * | 1990-07-30 | 1992-02-05 | AT&T Corp. | Digital shift register using random access memory |
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