JPH0636166B2 - アナログ信号の平均値演算装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はアナログ信号をデジタル信号に変換して平均値
を求めるに好適なアナログ信号の平均値演算装置に関す
る。

「従来の技術」 アナログ信号の平均値を算出する方式として、アナログ
信号をサンプリングし、各サンプリング時のアナログ信
号を量子化してデジタル信号に変換し、変換されたデジ
タル信号を基に平均値を算出するものが知られている。
例えば、第３図に示すように、アナログ信号１００をＴ
１、Ｔ２、Ｔ３、Ｔ４、、、、、Ｔ２５、、、、でサン
プリングし、各サンプリング時のアナログ信号を量子化
してデジタル信号に変換し、各デジタル信号を順次メモ
リに格納し、メモリに格納したデジタル信号を基にアナ
ログ信号１００の平均値を算出する方式が採用されてい
る。

「発明が解決しようとする問題点」 従来の方式においては、各タイミングＴｉ（ｉ：１、
２、３、４、、、、、）におけるデジタル信号をメモリ
に順番に格納し、例えば、タイミングＴ２の平均値を算
出する場合には、Ｔ２、Ｔ１０、Ｔ１８、、、、、、、
に対応したメモリのアドレスからデジタル信号を読み出
して平均値を求め、また、タイミングＴ３の平均値を求
めるときには、タイミングＴ３、Ｔ１１、Ｔ１
９、、、、、に対応したメモリのアドレスからデジタル
信号を読み出して平均値を求めることとしている。

このため、メモリに格納されたデータを読み出すには、
下位アドレスから順番にデータを読み出さなくてはなら
ないので、タイミングＴｉに対応した平均値を求めると
きには、メモリのアドレスを何度も繰り返してアクセス
しなければならず、演算時間に多くの時間を要するとい
う不具合があった。

本発明の目的はメモリの下位アドレスから上位アドレス
まで一度アクセスするだけで平均値を求めることができ
るアナログ信号の平均値演算装置を提供することにあ
る。

「問題点を解決するための手段」 上記目的を達成するために、本発明では、クロックパル
スを発生するクロックパルス発生器と、該クロックパル
スを計数し、該計数値が桁上げ値に達したときに桁上げ
信号を発生すると共に、計数値に応じた信号を桁上げ信
号の発生周期にしたがって繰り返し出力する第１カウン
タと、前記桁上げ信号を計数し、該計数値に応じた信号
を発生する第２カウンタと、書き込み時に第１カウンタ
の出力信号を下位アドレス指定信号に、第２カウンタの
出力信号を上位アドレス指定信号に各々変換し、読み出
し指令により第１カウンタの出力信号を上位アドレス指
定信号に、第２カウンタの出力信号を下位アドレス指定
信号に各々変換するアドレス指定信号発生器と、アナロ
グ信号を上記クロックパルスに同期してサンプリング
し、各サンプリング時の入力信号を量子化してデジタル
信号に変換するアナログデジタル変換器と、上位アドレ
スと下位アドレスに対応づけられたデータ格納エリアを
有し、書き込み指令によりアドレス指定信号発生器の出
力信号を取り込み、各アドレス指定信号により指定され
たアドレスのデータ格納エリアにアナログデジタル変換
器の出力信号を順次格納し、読み出し指令により各アド
レス指定信号により指定されたアドレスのデータ格納エ
リアからデジタル信号を読み出すメモリと、読み出し指
令により上記クロックパルスに同期してメモリの出力信
号を取り込み、これらの信号をサンプリング周期毎に順
次加算し、各加算値を所定数で割って各サンプリング点
における平均値を求める平均値算出器とを有することを
特徴とするアナログ信号の平均値演算装置を提案する。

「作用」 書き込み時にはアナログ信号がクロックパルスに同期し
てサンプリングされ、各サンプリング時の入力信号が量
子化されてデジタル信号に変換される。そして各デジタ
ル信号のメモリのデータ格納エリアのうちアドレス指定
信号によって指定されたデータ格納エリアに順次格納さ
れる。すなわち、第１カウンタの出力信号によって下位
アドレスが指定され、第２カウンタの出力によって上位
アドレスが指定され、各アドレス指定信号によって指定
されたアドレスのデータ格納エリアにデジタル信号が格
納される。

一方、読み出し指令が発せられると、第１カウンタの出
力信号が上位アドレス指定信号に、第２カウンタの出力
信号が下位アドレス指定信号に変換される。

すなわち、クロックパルスの計数値に応じた信号が上位
アドレス指定信号に変換され、桁上げ信号の計数値に応
じた信号が下位アドレス指定信号に変換される。これに
より、クロックパルスの計数値、つまり、同じ値の下位
の計数値がクロックパルスに同期して順次読み出され
る。そしてこれらのデジタル信号はサンプリング同期毎
に順次加算され、各加算値が所定数で割られ、各サンプ
リングにおける平均値が算出される。

「実施例」 以下、本発明の一実施例について図面に沿って説明す
る。

第１図において、クロックパルスを発生するクロックパ
ルス発生器１０１のクロックパルスはカウンタ１０２、
フリップフロップ１１２に供給され、また、ＡＮＤゲー
ト１１５を介してＡ／Ｄ変換器１１６に供給されてい
る。カウンタ１０２はアドレスバス１０３、１０４を介
してバス切換え回路１０５に接続され、バス切換え回路
１０５はアドレスバス１０６、１０７を介してメモリと
してのＲＡＭ１０８に接続されている。また、ＲＡＭ１
０８はデータバス１０９を介してＡ／Ｄ変換器１１６の
出力と加算器１１０に接続されている。

加算器１１０はデータバス１１１を介してフリップフロ
ップ１１２に接続され、フリップフロップ１１２はデー
タバス１１３を介して加算器１１０と演算器１１４に接
続されている。

カウンタ１０２は１０進カウンタからなる第１カウンタ
と第２カウンタから構成されている。第１カウンタはク
ロックパルスを計数し、計数値が桁上げ値に達したとき
に桁上げ信号を発生すると共に、計数値に応じた信号を
桁上げ信号の発生周期にしたがって繰り返して出力する
ようになっている。また、第２カウンタは第１カウンタ
の桁上げ信号を計数し、該計数値に応じた信号を発生す
る。そして、第１カウンタの出力はアドレスバス１０３
に送出され、第２カウンタの出力はアドレスバス１０４
に送出される。

アドレス指定信号発生器としてのバス切換え回路１０５
は、書き込み時に第１カウンタの出力信号を下位アドレ
ス指定信号としてアドレスバス１０６を介してＲＡＭ１
０８に供給し、第２カウンタの出力信号を上位アドレス
指定信号としてＲＡＭ１０８へ供給する。また、読み出
し指令１１７を受けたときには、第１カウンタの出力信
号を上位アドレス指定信号に変換するために、アドレス
バス１０７を介してＲＡＭ１０８へ供給し、第２カウン
タの出力信号を下位アドレス指定信号に変換するため
に、アドレスバス１０６を介してＲＡＭ１０８へ供給す
る。

Ａ／Ｄ変換器１１６はアナログ信号１００をクロックパ
ルスに同期してサンプリングし、各サンプリング時の入
力信号を量子化してデジタル信号に変換する。そして各
デジタル信号はデータバス１０９を介してＲＡＭ１０８
へ供給される。

ＲＡＭ１０８は、第２図に示すように、上位アドレス０
〜９、下位アドレス０〜９に対応づけられたデータ格納
エリアを有し、アドレスバス１０６、１０７からの信号
を取り込み、書き込み指令１１８により各アドレス指定
信号により指定されたアドレスのデータ格納エリアに、
Ａ／Ｄ変換器１１６の信号を順次格納し、読み出し指令
１１７により各アドレス指定信号で指定されたアドレス
のデータ格納エリアからデジタル信号を読み出すように
構成されている。読み出されたデジタル信号はデータバ
ス１０９を介して加算器１１０へ供給される。加算器１
１０は読み出し指令１１７によりＲＡＭ１０８からの出
力信号を加算し、加算した信号をデータバス１１１を介
してフリップフロップ１１２へ送出するようになってい
る。そして、フリップフロップ１１２がクロックパルス
に同期して出力信号を発生すると、フリップフロップ１
１２の出力信号がデータバス１１３を介して再び加算器
１１０へ供給され、ＲＡＭ１０８からの出力信号が順次
加算器１１０によって加算される。加算器１１０によっ
て加算された値がフリップフロップ１１２、データバス
１１３を介して演算器１１４へ供給される。この演算器
１１４においてデータバス１１３からの出力信号を基に
平均値を算出する処理が行なわれる。すなわち、加算器
１１０、フリップフロップ１１２、演算器１１４により
平均値算出器が構成されている。

以上の構成において、書き込み指令１１８はアナログ信
号１００の量子化が終了するまでハイレべルとなってお
り、この状態で、読み出し指令１１７のレべルをローレ
べルとすると、クロックパルス発生器１０１からのクロ
ックパルスがＡＮＤゲート１１５を介してＡ／Ｄ変換器
１１６に供給され、アナログ信号１００がクロックパル
スに同期してサンプリングされ、各サンプリング時の入
力信号が量子化されてデジタル信号に変換される。すな
わち、第４図に示すように、アナログ信号１００のサン
プリング時Ｔｉの値が順次デジタル信号に変換される。

このとき、クロックパルスのパルス数がカウンタ１０２
によって計数され、第２カウンタの出力信号が０のとき
第１カウンタからクロックパルスに同期した信号が順次
下位アドレス指定信号としてバス切換え回路１０５を介
してＲＡＭ１０８へ転送される。これによりタイミング
Ｔ０〜Ｔ９のデジタル信号が、第２図に示されるアドレ
ス００〜０９のデータ格納エリアに順次格納される。そ
して第１カウンタの計数値が１０に達すると第２カウン
タの出力が１となり、バス切換え回路１０５、アドレス
バス１０７を介して第２カウンタの出力信号が上位アド
レス指定信号としてＲＡＭ１０８に供給される。これに
より第２カウンタの出力が１の間はタイミングＴ１０〜
Ｔ１９のデジタル信号が各々アドレス１０〜１９のデー
タ格納エリアに順次格納される。以下同様にクロックパ
ルスの計数値に応じて順次アナログ信号１００のサンプ
リング値が順次ＲＡＭ１０８に格納される。

次に、アナログ信号１００の量子化が終了することで書
き込み指令１１８のレべルがローレべルとなり、この状
態で読み出し信号１１７のレべルをハイレべルにする
と、ＡＮＤゲート１１５の出力レべルがローレべルとな
ると共にバス切換え回路１０５の作動によりアドレスバ
スの切換えが行なわれる。これにより、第１カウンタの
出力パルスがアドレスバス１０３、１０７を介してＲＡ
Ｍ１０８に転送され、第２カウンタの出力信号がアドレ
スバス１０４、１０６を介してＲＡＭ１０８に転送され
る。すなわち、第２カウンタの出力信号が０のときには
下位アドレス指定信号が０としてＲＡＭ１０８に供給さ
れ、第１カウンタの出力信号がクロックパルスに同期し
て上位アドレス指定信号としてＲＡＭ１０８に供給され
る。このため、クロックパルスに同期してアドレス０
０、１０、２０、３０、、、、のデジタル信号が順次読
み出される。

次に第２カウンタの計数値が１になるとクロックパルス
に同期してアドレス０１、１１、２１、３１、、、、の
データ格納エリアのデジタル信号が読み出される。以下
同様に第２カウンタの出力が２、３、４、、、、、にな
るにしたがって、第２図に示すデータ格納エリアの下位
アドレスの同じものが順番に読み出される。このため、
演算器１１４において各サンプリング点における平均値
を求める場合でも、ＲＡＭ１０８に下位アドレスから上
位アドレスまで一度アクセスするだけで、下位アドレス
が同じグループのものを加算して平均値を求めることが
できる。

このようにして、アナログ信号１００の平均値を求める
ための演算時間を短縮することができる。以上、本発明
の一実施例について説明したが、８ビットのＣＰＵなど
を使用する場合には１６ビットのアドレス番地を有する
から、カウンタ１０２として８ビットの１６進カウンタ
を用いることができる。

すなわち、下位４ビットを第１カウンタとし、上位４ビ
ットを第２カウンタとして計数処理すれば、ＲＡＭ１０
８には第５図に示すようにデータの書き込みが行なわ
れ、また、アドレスバスの切換えによって同図に示す如
くデータの読み出しが行なわれ、上記実施例同様にアナ
ログ信号１００の平均値を求めることができる。なお、
このように実施するときには、第５図に１６進表示した
如く、アナログ信号１００のタイミングＴｉを半サイク
ル毎にＴ０〜Ｔ１５、Ｔ１６〜Ｔ３１、、、、、のよう
に定める。

「発明の効果」 以上説明したように、本発明によればアナログ信号をサ
ンプリングしてデジタル信号をメモリの上位アドレスか
ら下位アドレスへ順次格納し、読み出し時には下位アド
レスと上位アドレスを反転して読み出し、下位アドレス
の同じグループのデジタルデータを加算して平均値を求
めるようにしたので、メモリの下位アドレスから上位ア
ドレスまで一度アクセスするだけで平均値を求めること
ができ、演算処理が高速化され、また、読み出し時に上
位アドレスと下位アドレスとを反転するだけでよく、装
置構成が簡単で実用化に適する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平均値演算装置の構成
図、第２図はＲＡＭ１０８のデータ格納エリアの構成説
明図、第３図は従来例のアナログ信号のサンプリング状
態を説明するための図、第４図は本発明に係るアナログ
信号のサンプリング状態を説明するための図、第５図は
８ビットデータをメモリするＲＡＭ１０８のデータ格納
エリアの構成図である。 １０１……クロックパルス発生器 １０２……カウンタ １０５……バス切換え回路 １０８……ＲＡＭ １１０……加算器 １１４……演算器 １１６……Ａ／Ｄ変換器

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロックパルスを発生するクロックパルス
   発生器と、該クロックパルスを計数し、該計数値が桁上
   げ値に達したときに桁上げ信号を発生すると共に、計数
   値に応じた信号を桁上げ信号の発生周期にしたがって繰
   り返し出力する第１カウンタと、前記桁上げ信号を計数
   し、該計数値に応じた信号を発生する第２カウンタと、
   書き込み時に第１カウンタの出力信号を下位アドレス指
   定信号に、第２カウンタの出力信号を上位アドレス指定
   信号に各々変換し、読み出し指令により第１カウンタの
   出力信号を上位アドレス指定信号に、第２カウンタの出
   力信号を下位アドレス指定信号に各々変換するアドレス
   指定信号発生器と、アナログ信号をクロックパルスに同
   期してサンプリングし、各サンプリング時の入力信号を
   量子化してデジタル信号に変換するアナログデジタル変
   換器と、上位アドレスと下位アドレスに対応づけられた
   データ格納エリアを有し、書き込み指令によりアドレス
   指定信号発生器の出力信号を取り込み、各アドレス指定
   信号により指定されたアドレスのデータ格納エリアにア
   ナログデジタル変換器の出力信号を順次格納し、読み出
   し指令により各アドレス指定信号により指定されたアド
   レスのデータ格納エリアからデジタル信号を読み出すメ
   モリと、読み出し指令により上記クロックパルスに同期
   してメモリの出力信号を取り込み、これらの信号をサン
   プリング周期毎に順次加算し、各加算値を所定数で割っ
   て各サンプリング点における平均値を求める平均値算出
   器とを有することを特徴とするアナログ信号の平均値演
   算装置。