JPH0635804A

JPH0635804A - シングルチップマイクロコンピュータ

Info

Publication number: JPH0635804A
Application number: JP4184876A
Authority: JP
Inventors: Hiroaki Andou; 洋章安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-07-13
Filing date: 1992-07-13
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】読み出し禁止状態のプログラムメモリに対する
記憶情報の照合において、外部から入力するアドレス情
報についても比較判定することにより、照合の機密保護
性を向上させることにある。【構成】プログラムメモリ１２０に対する読み出し禁止
は禁止回路１００より入出力制御部１１０を制御し、デ
ータ判定回路１６０とアドレス判定回路１７０とにより
一致・不一致信号１６１，１６２の出力を制御する。こ
れらの他に、バイナリカウンタ１５０を有するが、この
カウンタ１５０はクロック信号１８６に同期してインク
リメントする。同時に外部からアドレス情報とプログラ
ムデータ情報を入力する。アドレス判定回路１７０はバ
イナリカウンタ１５０の出力と外部から入力するアドレ
ス情報を比較判定してアドレス判定信号１７１を出力す
る。このアドレス情報が不一致である場合、アドレス判
定信号１７１は“０”となり、データ判定回路１６０の
一致終了信号１６１と不一致終了信号１６２のチップ外
部への出力を禁止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラムメモリおよび
その読み出しを禁止する読み出し禁止回路を内蔵したシ
ングルチップマイクロコンピュータに関し、特に読み出
し禁止後のプログラムメモリ記憶情報を照合する機能を
備えたシングルチップマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
ータはプログラムメモリを内蔵しており、特にプログラ
ムメモリをＰＲＯＭで構成した場合には、プログラム情
報の書込み及び読み出しを汎用のＰＲＯＭライタにより
容易に行なえるため、機密保護を十分に行うことが要求
される。かかる機密保護のために設けられるプログラム
メモリの読み出し禁止回路については、各種の解決策が
提案されている。

【０００３】例えば、ＰＲＯＭについては、特開昭６２
−１９４５６５号公報等にも紹介されている。かかる文
献記載の読み出し禁止回路は、ＰＲＯＭセルで構成し且
つアドレスマッピングした読み出し禁止ビットと読み出
し禁止制御回路とを有している。この読み出し禁止ビッ
トにデータをライトすると、読み出し禁止制御回路が動
作し、ＰＲＯＭ情報のデータバスへの出力を禁止するこ
とにより、ＰＲＯＭ情報のチップ外部への出力を禁止し
ている。この回路を採用したシングルチップマイクロコ
ンピュータは、一度読み出し禁止ビットにデータをライ
トすると、データの変更が不可能であるため、以後プロ
グラムメモリの記憶情報はチップ外部へ出力されなくな
る。

【０００４】このような読み出し禁止回路を備えたマイ
クロコンピュータは機密保護性が高い。しかし、テスト
時及び不良解析時には、プログラム記憶情報を照合する
必要が生じるため問題となる。また、ユーザが製品の受
入れ時にメーカにより書き込まれたプログラム情報を確
認する場合にも照合が必要となる。

【０００５】この問題を解決するために、従来のシング
ルチップマイクロコンピュータは、チップ外部からアド
レス情報及びデータ情報を入力し、外部入力データ情報
とプログラム禁止情報の比較判定をチップ内部で行な
い、判定結果のみをチップ外部へ出力するようにしたも
のがある。従って、プログラム情報を知るものであれ
ば、プログラムメモリに書き込んだ情報をチップ外部か
ら入力して、記憶情報と照合することができる。

【０００６】しかしながら、かかるシングルチップマイ
クロコンピュータはプログラム情報の比較判定を１アド
レス毎に行ない、その判定結果をチップ外部へ出力する
ので、例えばデータ長が８ビットである場合、１アドレ
スについて２⁸通りのデータを試行することにより、プ
ログラムメモリ記憶情報を知ることができる。従って、
この処理を全プログラムアドレスについて繰返し行なう
ことにより、第三者でもプログラム情報を知ることが可
能である。

【０００７】要するに、従来のシングルチップマイクロ
コンピュータにおいては、チップ外部から入力するプロ
グラム情報の１アドレス毎に記憶情報との照合結果がチ
ップ外部で得られるため、第三者でもプログラム情報を
知ることができてしまう。

【０００８】

【発明が解決しようとする課題】上述した従来の読み出
し禁止状態のプログラムメモリに対する記憶情報の照合
を行うシングルチップマイクロコンピュータは、外部か
ら入力するプログラムデータ情報の判定結果を１アドレ
ス毎にチップ外部へ出力する構成となっている。従っ
て、従来のかかるマイクロコンピュータは、語調が８ビ
ットである場合、任意の１アトレスに対し２⁸通りのプ
ログラムデータ情報について試行することにより、第三
者にプログラム情報を知られてしまうという欠点があ
る。

【０００９】本発明の目的は、かかる読み出し禁止状態
のプログラムメモリ記憶情報の機密保護性を向上させる
とともに、チップ外部からプログラム情報を入力してプ
ログラムメモリ記憶情報の照合を実現できるシングルチ
ップマイクロコンピュータを提供することにある。

【００１０】

【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、メモリセルおよびアドレスデ
コーダを含むプログラムメモリと、前記プログラムメモ
リのチップ外部に対する接続制御を行う入出力制御回路
と、前記入出力制御回路を制御し前記プログラムメモリ
の記憶情報を外部に出力することを禁止する読み出し禁
止回路と、クロック信号に同期した第１のアドレス情報
を発生するアドレス発生回路と、前記アドレス発生回路
からの第１のアドレス情報および前記チップ外部から入
力する第２のアドレス情報を比較判定するために、前記
第２のアドレス情報が特定アドレスに一致したことを検
出するアドレス検出手段およびアドレス判定結果を記憶
する第１の記憶手段を備えたアドレス判定回路と、前記
読み出し禁止回路により読み出し禁止状態にあるとき、
前記アドレス判定回路からの前記アドレス判定結果に基
づき前記第２のアドレス情報に対応する前記記憶情報お
よび前記チップ外部から入力するプログラムデータ情報
を比較判定するために、前記記憶情報および前記プログ
ラムデータ情報の一致を検出するデータ検出手段とデー
タ判定結果を記憶する第２の記憶手段および前記第１，
第２の記憶手段に記憶されている判定結果の論理積をと
ってチップ外部へ出力する出力手段を備えたデータ判定
回路とを有して構成される。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すシング
ルチップマイクロコンピュータの主要部のブロック図で
ある。図１に示すように、本実施例はシングルチップマ
イクロコンピュータにプログラム情報を内蔵しており、
特にそのプログラム情報の比較判定部を表わしている。
すなわち、プログラム情報の比較判定部は、読み出し禁
止回路１００と、入出力制御部１１０と、プログラムメ
モリ１２０と、バイナリカウンタ１５０と、データ判定
回路１６０およびアドレス判定回路１７０とにより構成
される。

【００１２】まず、読み出し禁止回路１００は、プログ
ラムメモリ１２０の記憶情報のチップ外部への出力の禁
止を指定する。この読み出し禁止回路１００から入出力
制御部１１０へ出力される読み出し禁止信号１０１は、
禁止状態の指定時に“１”となり、それ以外は“０”で
ある。また、入出力制御回路１１０は、読み出し禁止信
号１０１によりアドレス入出力端子１８０とデータ入出
力端子１８１の入出力方向を制御する。ここでは、読み
出し禁止信号１０１が“１”の時に入力となる。このア
ドレス入出力端子１８０はチップ外部から与えるアドレ
スデータをチップ内部へ取込み、アドレスバス１１１を
介してプログラムメモリ１２０とアドレス判定回路１７
０に供給する。また、データ入出力端子１８１はチップ
外部から与えるプログラムデータをチップ内部へ取込
み、データバス１１２を介してデータ判定回路１６０に
供給する。

【００１３】次に、プログラムメモリ１２０は、アドレ
スデコーダ１３０とメモリセル１４０で構成され、プロ
グラム情報を記憶している。このプログラムメモリ１２
０はアドレスバス１１１からのアドレス情報に基づき記
憶情報をデータバス１４１を介して入出力制御回路１１
０とデータ判定回路１６０に供給する。しかも、アドレ
スデコーダ１３０は、プログラム情報の比較開始アドレ
スをデコードすると、開始信号１３１を“１”とし、ま
た比較終了アドレスをデコードすると、終了信号１３２
を“１”とする。

【００１４】また、バイナリカウンタ１５０は８ビット
の２進カウンタであり、比較モード信号入力端子１８５
からの比較モード信号１８７の立上がりエッジに同期し
て計数値を“ＦＦＨ”に初期化し、クロック信号入力端
子１８４からのクロック信号１８６の立上がりエッジに
同期してインクリメントする。このカウンタ１５０の計
数出力はアドレスバス１５１を介してアドレス判定回路
１７０に供給される。アドレス判定回路１７０は、開始
信号１３１によりアドレスバス１１１を介して得られる
外部入力アドレスデータとアドレスバス１５１を介して
得られるバイナリーカウンタ１５０の出力データとを比
較し、アドレス判定信号１７１をデータ判定回路１６０
に出力する。このアドレス判定信号１７１は、外部入力
アドレス情報とバイナリーカウンタ１５０の出力データ
が一致している時に“１”となり、不一致の時には
“０”となる。

【００１５】更に、データ判定回路１６０は、データバ
ス１１２を介して得られる外部入力プログラムデータと
プログラムメモリ１２０の出力データとを比較し、比較
モード信号１８７が“１”で終了信号１３２が“１”且
つアドレス判定信号１７１が“１”である時に一致終了
信号１６１を出力端子１８２へ出力し、そうでない時に
不一致終了信号１６２を出力端子１８３に出力する。

【００１６】図２は図１に示すアドレス判定回路の構成
図である。図２に示すように、このアドレス判定回路１
７０は比較回路２１０〜２１７と論理和回路２２０およ
びＲＳフリップフロップ２３０とにより構成される。こ
れらの比較回路２１０〜２１７は、具体的にはバイナリ
カウンタ１５０の出力信号Ａ０〜Ａ７とアドレスバス１
１１からのアドレスデータＢ０〜Ｂ７との各ビット毎に
排他的論理和をとるＥＸ−ＯＲゲートで構成され、デー
タ不一致の時にその不一致ビットに対応する出力信号を
“１”とする。また、論理和回路２２０は比較回路２１
０〜２１７の全出力信号の論理和をとり、アドレス不一
致信号２２１を出力する。すなわち、アドレスデータが
１ビットでも異なる場合、このアドレス不一致信号２２
１は“１”となる。更に、ＲＳフリップフロップ２３０
は、開始信号１３１の立上がりエッジにより出力として
のアドレス判定信号１７１を“１”に初期化する。一
方、アドレスデータの比較結果が不一致である場合はア
ドレス不一致信号２２１が“１”となるので、ＲＳフリ
ップフロップ２３０をリセットする。従って、このとき
のアドレス判定信号１７１は“０”となる。尚、ＲＳフ
リップフロップ２３０は一度リセットされると、以後出
力状態を保持する。

【００１７】図３は図１に示すデータ判定回路の構成図
である。図３に示すように、データ判定回路１６０は比
較回路３１０〜３１７と、論理和回路３２０と、ＲＳフ
リップフロップ３３０と２つの論理積回路３４０，３５
０とにより構成される。比較回路３１０〜３１７は、プ
ログラムメモリ１２０からのデータ出力ＰＤ０〜ＰＤ７
と、入出力制御回路１１０からのプログラムデータＤ０
〜Ｄ７とを入力し、各ビット毎にＥＸ−ＯＲゲートで排
他的論理をとる。これらの出力において、ＥＸ−ＯＲゲ
ートにおけるデータ不一致の時は不一致ビットに対応す
る信号を“１”にする。また、論理和回路３２０は比較
回路３１０〜３１７の全出力信号の論理和をとり、デー
タ不一致信号３２１を出力するが、プログラムデータが
１ビットでも異なる場合はデータ不一致信号３２１に
“１”を出力する。次に、ＲＳフリップフロップ３３０
は、開始信号１３１の立上がりエッジにより出力として
のデータ一致信号３３１を“１”にセットし、データ不
一致信号３３２を“０“に初期化する。このＲＳフリッ
プフロップ３３０は、論理和回路３２０からのデータ不
一致信号３２１が“１”になるとリセットされるので、
データ不一致信号３３１は“０”となり、データ不一致
信号３３２は“１”となる。尚、ＲＳフリップフロップ
３３０は一度リセットされると、以後その出力状態を保
持する。更に、第１の論理積回路３４０は、データ一致
信号３３１と、アドレス判定信号１７１と、終了信号１
３２と、比較モード信号１８７とを入力してそれらの論
理積をとり、一致終了信号１６１を出力する。この一致
終了信号１６１は、比較モードにおいてプログラム情報
に対する比較判定動作を終了し且つ全プログラム情報が
一致した場合に“１”となる。一方、第２の論理積回路
３５０はデータ不一致信号３３２と、アドレス判定信号
１７１と、終了信号１３２と、比較モード信号１８７と
を入力してそれらの論理積をとり、不一致判定信号１６
２を出力する。この不一致終了信号１６２は、比較モー
ドにおいて全プログラム情報に対する比較判定動作を終
了し且つプログラムデータに不一致がある場合に“１”
となる。

【００１８】図４は図１乃至図３に示すマイクロコンピ
ュータにおける比較判定動作のタイミング図である。図
４に示すように、まず、スタートアドレスの比較判定動
作について述べ、以下最終プログラムアドレスにおい
て、アドレスデータとプログラムデータがともに一致し
た場合、プログラムデータのみが不一致の場合、アドレ
スデータのみが不一致の場合について順に説明する。尚
ここで、プログラムメモリ１２０はあらかじめ読み出し
禁止回路１４０により読み出し禁止状態に指定されてい
るとする。従って、読み出し禁止信号１０１は“１”で
ある。

【００１９】まず、スタートアドレスの比較判定におい
てプログラム情報の照合を行なうため、比較モード信号
１８７を“０”から“１”にしてモードを設定する。こ
のため、バイナリカウンタ１５０は“ＦＦＨ”に初期化
される。また、この比較モード信号１８７が“１”であ
ることにより、データ判定回路１６０は一致終了信号１
６１と不一致終了信号１６２のチップ外部への出力を許
可される。

【００２０】次に、クロック信号１８６の立上がりエッ
ジに同期してチップ外部からプログラム情報スタートア
ドレスＢ０〜Ｂ７（００Ｈ）とプログラムデータＤ０〜
Ｄ７（データＡ）を入力する。同時に、バイナリカウン
タ１５０は、“００Ｈ”にインクリメントされる。ま
た、アドレスデコーダ１３０はチップ外部から入力した
スタートアドレスをデコードし、クロック信号１８６の
“１”の期間に同期して開始信号１３１を“１”にす
る。この開始信号１３１が“１”になることにより、ア
ドレス判定回路１７０のＲＳフリップフロップ２３０が
セットされるので、アドレス判定信号１７１は“１”と
なる。一方、データ判定回路１６０のＲＳフリップフロ
ップ３３０も開始信号１３１によりセットされるので、
データ一致信号３３１は“１”となり且つデータ不一致
信号３３２は“０”となる。

【００２１】次に、開始信号１３１が立ち下がると、ア
ドレス判定回路１７０はバイナリカウンタ出力Ａ０〜Ａ
７と、アドレスデータＢ０〜Ｂ７とを比較する。この結
果、共に“００Ｈ“で一致していることにより、アドレ
ス判定信号１７１の“１”を保持する。また、データ判
定回路１６０はプログラムメモリ１２０の出力ＰＤ０〜
ＰＤ７と、プログラムデータＤ０〜Ｄ７とを比較する。
その比較結果はともに“データＡ“で一致しているの
で、データ一致信号３３１の“１”と、データ不一致信
号３３２の“０”とを保持する。この時、終了信号１３
２は“０”であるため、データ判定回路１６０の第１の
論理積回路３４０の一致終了信号１６１は“０”であ
り、第２の論理積回路３５０の不一致終了信号１６２も
“０”である。

【００２２】要するに、最終アドレスまでプログラム情
報を入力しない限り、プログラム情報の比較判定経過を
チップ外部で知ることはできない。

【００２３】次に、最終プログラムアドレスまでアドレ
スデータとプログラムデータが共に一致した場合の動作
を説明するが、最終プログラムアドレスまでのプログラ
ム情報の比較判定動作については上述したスタートアド
レスの比較動作と同様であるため省略し、最終アドレス
の比較判定動作についての相違点のみを記述する。すな
わち、チップ外部から入力する最終プログラム情報（ア
ドレスＢ・データＣ）は、バイナリーカウンタ１５０の
出力データと、プログラムメモリ１２０の出力データと
が一致しているため、アドレス判定信号１７１は“１”
であり、データ一致信号３３１も“１”であり、データ
不一致信号３３２は“０”である。更に、プログラムの
最終アドレス（アドレスＢ）をデコードすることによ
り、終了信号１３２が“１”となる。従って、終了信号
１３２の“１”の期間に同期して、第１の論理積回路３
４０の一致終了信号１６１は“１”となり、第２の論理
積回路３５０の不一致終了信号１６２は“０”となる。
すなわち、チップ外部から入力したプログラム情報とプ
ログラムメモリ記憶情報が一致していることをチップ外
部で知ることができる。

【００２４】次に、最終プログラムアドレスにおいてプ
ログラムデータのみが不一致の場合、最終アドレスの比
較判定動作については、相違点のみを記述する。すなわ
ち、チップ外部から入力する最終プログラム情報（アド
レスＤ・データＥ）において、バイナリーカウンタ１５
０の出力データ（アドレスＤ）は一致しているが、プロ
グラメモリ１２０の出力データ（データＨ）は不一致で
ある。従って、アドレス判定信号１７１は“１”であ
り、データ一致信号３３１は“０”となり、データ不一
致信号３３２は“１”となる。更に、プログラムの最終
アドレスをデコードすることにより、終了信号１３２が
“１”となる。従って、終了信号１３２の“１”の期間
に同期して、第１の論理積回路３４０の一致終了信号は
１６１が“０”となり、第２の論理積回路３５０の不一
致終了信号１６２は“１”となる。すなわち、チップ外
部から入力したプログラム情報とプログラムメモリ記憶
情報において、プログラムデータが不一致であることを
チップ外部で知ることができる。

【００２５】次に、最終プログラムアドレスのアドレス
データのみが不一致の場合の動作を説明する。この場合
も最終アドレスの比較判定動作についての相違点のみ記
述する。まず、チップ外部から入力する最終プログラム
情報（アドレスＦ・データＧ）において、バイナリーカ
ウンタ１５０の出力データ（アドレスＧ）は不一致であ
り、メモリ出力データ（データＧ）は一致している。従
って、アドレス判定信号１７１は“０”となり、データ
一致信号３３１は“１”となり、データ不一致信号３３
２は“０”となる。このアドレス判定信号１７１が
“０”となるため、終了信号１３２が“１”となって
も、一致終了信号は１６１“０”を保持し、第２の論理
積回路３５０の不一致終了信号１６２も“０”を保持す
る。すなわち、アドレス情報が不一致である場合、チッ
プ外部から入力したプログラム情報とプログラムメモリ
記憶情報の比較判定結果をチップ外部で知ることができ
ない。

【００２６】なお、本実施例においては最終アトレスの
プログラム情報に着目したが、一致終了信号１６１と不
一致終了信号１６２および終了信号１３２の動作を除け
ば、最終アドレス以外でも各場合の比較判定動作は同一
である。また、上述した説明は便宜上一致終了信号１６
１及び不一致終了信号１６２の両信号を用いて行なった
が、照合結果を知る上では一致終了信号１６１のみでも
良い。すなわち、最終アドレスより前でプログラム情報
に不一致が生じた場合、不一致時点の状態を記憶し最終
アドレスまでその状態が保持されるため、全プログラム
情報について照合した後最終判定結果が得られる。

【００２７】上述したように、読み出し禁止状態のプロ
グラムメモリ１２０の記憶情報について、外部からプロ
グラム情報を入力することにより照合することが可能で
ある。万が一、プログラム情報を知らない第三者がメモ
リ記憶情報を知ろうとする場合、プログラムデータ情報
ばかりでなくアドレス情報についても全ての組合せにつ
いて試行する必要があり、その読み出しには多大な時間
を要する。例えば、プログラムメモリ１２０のアドレス
が１６ビットであり、１語が８ビットである場合を考え
る。このとき、プログラム容量が８語で１語の読み出し
時間が１００（ｎｓ）であるとすると、プログラムメモ
リ１２０の記憶情報を解読するまでに、６５５３６⁸×２５６⁸×１００×１０^-9（ｓ）必要であり、年間に換算すると３．９８×１０⁴³年とな
る。従って、プログラム情報を知らない第三者がメモリ
記憶情報を知ろうとしても、実際には不可能である。す
なわち読み出し禁止状態のプログラムメモリ１２０に対
する記憶情報の照合方式として、機密保護性の高い方式
を実現できる。

【００２８】図５は本発明の第２の実施例を示すシング
ルチップマイクロコンピュータの主要部のブロック図で
ある。図５に示すように、本実施例は前述した第１の実
施例に対し、プログラムメモリ記憶情報を照合するため
のチップ外部から入力するアドレス情報が、（２ⁿ−
１）個〔ｎ：ビット長〕の状態を全て経由して循環する
疑似ランダム２進数であるという相違点を有する。すな
わち、本実施例は第１の実施例に対して、バイナリーカ
ウンタ１５０に変わるポリノミナルカウンタ５００と、
このカウンタ５００をセットするセット信号５１１を入
力するための入力端子５１０とを付加している。

【００２９】図６は図５に示すポリノミナルカウンタの
係数値を表わす図である。図６に示すように、ここでは
比較アドレスの供給動作について相違点のみを説明する
が、初期状態と開始アドレスから終了アドレスまでの状
態とカウンタ５００の係数値を表わしている。

【００３０】以下、図５および図６を参照して比較アド
レスの供給動作を説明する。まず、ポリノミナルカウン
タ５００は、比較モード信号１８７の立上がりエッジに
同期して“００Ｈ”に初期化され、またクロック信号１
８６の立上がりエッジに同期して８ビットのランダム２
進数を発生し、そのカウントした出力信号をアドレスバ
ス１５１を介してアドレス判定回路１７０に供給する。
このクロック信号１８６の供給により、開始アドレス
“００Ｈ”のプログラム情報の比較判定動作が開始され
る。しかる後、次のクロック信号１８６の“１”の期間
に同期して入力端子５１０にセット信号５１１を入力す
ることにより、ポリノミナルカウンタ５００を“ＦＦＨ
“に設定する。さらに、クロック信号１８６が“０”に
なると、アドレス“ＦＦＨ“のプログラム情報の比較判
定動作が行なわれる。以後、ポリノミナルカウンタ５０
０はクロック信号１８６の立上がりエッジに同期して疑
似ランダム２進数を発生し、終了アドレスは“８ＦＨ”
となる。

【００３１】ここで、発生する疑似ランダム２進数は８
次の原始多項式（１＋Ｘ²＋Ｘ³＋Ｘ⁴＋Ｘ⁵）で表さ
れる２進系列であり、初期データを基準として（２⁸−
１）個のデータ遷移を行ない循環する２進数である。
尚、かかるデータの遷移に関するアルゴリズム等の詳細
については、周知であるため、ここでは説明を省略す
る。

【００３２】要するに、本実施例でも、チップ外部から
疑似ランダム２進数のアドレス情報に対応したプログラ
ムデータ情報を入力することにより、前述した第１の実
施例と同様に、プログラムメモリ１２０の記憶情報の照
合を行なうことができる。上述したように、本実施例で
はチップ外部からアドレス情報として一見秩序性のない
疑似ランダム２進数を入力せねばならないため、アルゴ
リズムを知らない第三者がプログラム記憶情報を照合し
ようとしても不可能である。従って、読み出しを禁止し
たプログラムメモリの照合方式として、更に機密保護性
の高い方法を実現できる。

【００３３】図７は本発明の第３の実施例を説明するた
めのシングルチップマイクロコンピュータにおけるデー
タ判定回路およびアドレス判定回路の構成図である。図
７に示すように、本実施例は前述した第１の実施例に対
し、アドレス判定結果とデータ判定結果を記憶する記憶
回路を単一の回路で形成した点が相違している。まず、
本実施例におけるデータ判定回路７２０と、アドレス判
定回路７３０はそれぞれ第１の実施例におけるデータ判
定回路１６０およびアドレス判定回路１７０に対応し、
データ判定回路７２０はデータ判定回路１６０における
アドレス判定信号１７１を削除する代りに論理和回路７
１０を付加した構成である。その論理和回路７１０はデ
ータ不一致信号３２１とアドレス判定回路７３０からの
アドレス不一致信号２２１の論理和をとり、いずれか一
方が“１”である時、アドレスデータ不一致信号７１１
を“１”にする。このアドレスデータ不一致信号７１１
は、ＲＳフリップフロップ３３０のリセット入力とな
る。一方、アドレス判定回路７３０はアドレス判定回路
１７０におけるＲＳフリップフロップ２３０を削除した
構成である。

【００３４】次に、これら２つの判定回路の動作につい
て説明する。本実施例では、アドレス・プログラムデー
タの比較判定結果の記憶動作が異なるのみである。従っ
て、以下には相違点のみを説明し、他の動作は前述した
第１の実施例と同一であるため省略する。以下、プログ
ラムデータ判定結果のみが不一致である場合、次に、ア
ドレス判定結果のみが不一致である場合、最後に両デー
タが不一致である場合について説明する。尚、ＲＳフリ
ップフロップ３３０は、あらかじめ開始信号１３１によ
りセットされており、出力Ｑは“１”、出力Ｑ反転は
“０”となっている。

【００３５】まず、プログラムデータ判定結果のみが不
一致である場合について説明する。比較判定動作により
プログラムデータが不一致であるため、データ不一致信
号３２１が“１”となる。この時アドレスデータは一致
しているため、アドレス不一致信号２２１は“０”であ
る。従って、アドレスデータ不一致信号７１１は“１”
となる。このアドレスデータ不一致信号７１１が“１”
となることにより、ＲＳフリップフロップ３３０はリセ
ットされ、出力Ｑが“０”、出力Ｑ反転が“１”とな
る。以後、ＲＳフリップフロップ３３０は出力状態を保
持する。

【００３６】次に、アドレス判定結果のみが不一致であ
る場合について説明する。比較判定動作によりアドレス
データが不一致であるため、アドレス不一致信号２２１
が“１”となる。この時、プログラムデータは一致して
いるため、データ不一致信号３２１は“０”である。従
って、アドレスデータ不一致信号７１１は“１”とな
る。このアドレスデータ不一致信号７１１が“１”とな
ることにより、ＲＳフリップフロップ３３０はリセット
され、出力Ｑが“０”、出力Ｑ反転が“１”となる。以
後、ＲＳフリップフロップ３３０は出力状態を保持す
る。

【００３７】更に、アドレス判定結果・プログラムデー
タ判定結果がともに不一致である場合について説明す
る。この場合、比較判定動作によりプログラムデータが
不一致であるため、データ不一致信号３２１が“１”と
なる。この時、アドレスデータも不一致であるため、ア
ドレス不一致信号２２１も“１”である。従って、アド
レスデータ不一致信号７１１は“１”となる。このアド
レスデータ不一致信号７１１が“１”となることによ
り、ＲＳフリップフロップ３３０はリセットされ、出力
Ｑが“０”、出力Ｑ反転が“１”となる。以後、ＲＳフ
リップフロップ３３０は出力状態を保持する。

【００３８】上述したように、本実施例ではプログラム
メモリ１２０に格納したプログラムの照合時において、
アドレス情報かプログラムデータ情報の少なくともいず
れか一方の不一致を検出して記憶する。プログラム情報
の比較判定動作の終了時に上述の検出結果に基づいて１
度のみ照合結果をチップ外部へ出力する。すなわち、第
１の実施例において照合結果を最後に１度のみ出力する
ことに着目すれば、上述のように、アドレス判定結果を
記憶する記憶回路とプログラムデータ判定結果を記憶す
る回路を単一の回路として構成することができる。従っ
て、本実施例のプログラム情報の照合回路は、第１の実
施例の照合回路に対して素子数を削減できる。

【００３９】

【発明の効果】以上説明したように、本発明のシングル
チップマイクロコンピュータは、読み出し禁止状態のプ
ログラムメモリ記憶情報を照合するにあたり、アドレス
発生回路と、アドレス判定回路およびデータ判定回路等
を備え、プログラムデータ情報の判定を行う他にアドレ
ス判定回路でチップ外部から入力するアドレス情報をチ
ップ内部で発生するアドレス情報と比較判定することに
より、不一致である場合にはデータ判定回路からチップ
外部へ出力する最終判定結果信号の出力を禁止できるの
て、読み出し禁止状態のプログラムメモリ記憶情報の機
密保護性を一層向上させることができ、しかもチップ外
部からプログラム外部を入力することによりプログラム
メモリ記憶情報を照合できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すシングルチップマ
イクロコンピュータの主要部のブロック図である。

【図２】図１に示すアドレス判定回路の構成図である。

【図３】図１に示すデータ判定回路の構成図である。

【図４】図１乃至図３に示すマイクロコンピュータにお
ける比較判定動作のタイミング図である。

【図５】本発明の第２の実施例を示すシングルチップマ
イクロコンピュータの主要部のブロック図である。

【図６】図５に示すポリノミナルカウンタの計数値を表
わす図である。

【図７】本発明の第３の実施例を説明するためのシング
ルチップマイクロコンピュータにおけるデータ判定回路
およびアドレス判定回路の構成図である。

【符号の説明】

１００読み出し禁止回路１１０入出力制御回路１１１，１５１アドレスバス１１２，１４１データバス１２０プログラムメモリ１３０アドレスデコーダ１４０メモリセル１５０バイナリカウンタ１６０，７２０データ判定回路１７０，７３０アドレス判定回路１８０アドレス入力端子１８１データ入力端子１８２，１８３出力端子２１０〜２１７，３１０〜３１７比較回路２２０，３２０，７１０論理和回路２３０，３３０ＲＳフリップフロップ３４０，３５０論理積回路５００ポリノミナルカウンタ５１０入力端子

Claims

【特許請求の範囲】

【請求項１】メモリセルおよびアドレスデコーダを含
むプログラムメモリと、前記プログラムメモリのチップ
外部に対する接続制御を行う入出力制御回路と、前記入
出力制御回路を制御し前記プログラムメモリの記憶情報
を外部に出力することを禁止する読み出し禁止回路と、
クロック信号に同期した第１のアドレス情報を発生する
アドレス発生回路と、前記アドレス発生回路からの第１
のアドレス情報および前記チップ外部から入力する第２
のアドレス情報を比較判定するために、前記第２のアド
レス情報が特定アドレスに一致したことを検出するアド
レス検出手段およびアドレス判定結果を記憶する第１の
記憶手段を備えたアドレス判定回路と、前記読み出し禁
止回路により読み出し禁止状態にあるとき、前記アドレ
ス判定回路からの前記アドレス判定結果に基づき前記第
２のアドレス情報に対応する前記記憶情報および前記チ
ップ外部から入力するプログラムデータ情報を比較判定
するために、前記記憶情報および前記プログラムデータ
情報の一致を検出するデータ検出手段とデータ判定結果
を記憶する第２の記憶手段および前記第１，第２の記憶
手段に記憶されている判定結果の論理積をとってチップ
外部へ出力する出力手段を備えたデータ判定回路とを有
することを特徴とするシングルチップマイクロコンピュ
ータ。
【請求項２】前記アドレス発生回路は、バイナリーカ
ウンタもしくはポリノミナルカウンタを用いた請求項１
記載のシングルチップマイクロコンピュータ。
【請求項３】前記アドレス判定回路は、前記アドレス
検出手段のみで構成し、前記データ判定回路は、前記デ
ータ検出手段と、前記アドレス検出手段および前記デー
タ検出手段の出力の論理和ゲートと、前記第２の記憶手
段と、前記第２の記憶手段に記憶されている判定結果に
基づき論理積をとってチップ外部へ出力する出力手段と
で構成した請求項１記載のシングルチップマイクロコン
ピュータ。
【請求項４】前記第２の記憶手段は、前記アドレス判
定回路または前記データ判定回路の少なくともいずれか
一方の不一致信号を記憶する請求項１記載のシングルチ
ップマイクロコンピュータ。