JP2586805B2 - シングルチップマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータに関し、特にプログラムメモリの読出しを
禁止する禁止回路を内蔵するシングルチップマイクロコ
ンピュータにおける読出し禁止後のプログラムメモリ記
憶情報の照合方法に関する。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
ータにおいては、通常、プログラムメモリが内蔵されて
いる。特にプログラムメモリがＰＲＯＭで構成されてい
る場合、プログラム情報の書込み読出しは汎用のＰＲＯ
Ｍライタによって容易に行えるため、機密保護の点で問
題がある。

【０００３】この問題については、プログラムメモリの
読出し禁止回路における読出し禁止方法として各種方法
が解決策として提案されている。

【０００４】例えば、プログラムメモリがＰＲＯＭで構
成されている場合、読出し禁止回路にＰＲＯＭセルで構
成されかつアドレスマッピングされた読出し禁止ビット
とバス制御回路とを設け、読出し禁止ビットにデータを
ライトすることでバス制御回路を制御してＰＲＯＭから
データバスへのデータ出力を禁止している。この技術に
ついては、特開昭６２−１９４５６５号公報に詳述され
ている。

【０００５】これによって、ＰＲＯＭに記憶された情報
のチップ外部への出力が禁止される。この方法では読出
し禁止ビットに一旦データをライトするとデータの変更
が不可能となるため、以後プログラムメモリの記憶情報
は完全に読出せなくなる。

【０００６】上述した読出し禁止方法では機密保護性は
高いが、テスト時や不良解析時等にプログラム情報を照
合する必要性が生じても、プログラム情報の照合が行え
なくなるという問題がある。

【０００７】また、この方法ではメーカがユーザプログ
ラムを書込んでから出荷する時、ユーザが受入れ検査時
にプログラム情報を確認することができないという問題
がある。

【０００８】上記の問題を解決する方法として、チップ
外部からアドレス情報及びデータ情報を入力し、外部入
力データ情報とプログラムメモリ記憶情報との比較判定
をチップ内部で行い、その判定結果のみをチップ外部に
出力するという方法がある。この方法については、特公
昭６１−０１６０９４号公報に詳述されている。

【０００９】この場合、プログラムメモリ記憶情報を知
っていれば、そのプログラムメモリ記憶情報を外部から
入力することでプログラムメモリに書込んだ情報と照合
することができる。

【００１０】

【発明が解決しようとする課題】上述した従来の読出し
禁止状態のプログラムメモリに対する機密保護性の保持
方法では、外部から入力されたプログラムデータ情報と
プログラムメモリ記憶情報との照合結果を１アドレス毎
にチップ外部に出力する構成となっているため、例えば
データ長が８ビットの場合、１アドレスについて２⁸ 通
りのデータを試行することで、プログラムメモリの記憶
情報を知ることができる。

【００１１】したがって、上記の処理を全てのプログラ
ムアドレスについて繰返し行えば、第三者でもプログラ
ム情報を知ることが可能であるため、機密保護性が低い
という欠点がある。

【００１２】そこで、本発明の目的は上記欠点を除去
し、機密保護性を向上させることができ、プログラムメ
モリ記憶情報の照合が可能なシングルチップマイクロコ
ンピュータを提供することにある。

【００１３】

【課題を解決するための手段】本発明によるシングルチ
ップマイクロコンピュータは、プログラムメモリと、前
記プログラムメモリの記憶内容の外部への出力を禁止す
る読出し禁止手段と、前記読出し禁止手段により前記記
憶内容の外部への出力が禁止された状態で外部から入力
された外部アドレス情報に対応する前記記憶内容と外部
から入力された外部プログラムデータとを比較判定する
データ判定手段とを含むシングルチップマイクロコンピ
ュータであって、前記外部アドレス情報が前記プログラ
ムメモリの比較終了アドレス情報か否かを検出するアド
レス検出手段と、予め設定されたアドレス情報を発生す
るアドレス発生手段と、前記アドレス発生手段が発生す
るアドレス情報と前記外部アドレス情報とを比較判定す
るアドレス判定手段と、前記データ判定手段の判定結果
を保持する保持手段と、前記アドレス検出手段で前記比
較終了アドレス情報が検出されたときに前記保持手段の
保持内容を外部に出力する出力手段と、前記アドレス判
定手段で不一致が検出されたときに前記出力手段による
前記保持手段の保持内容の外部への出力を禁止する手段
と、前記データ判定手段が不一致を検出したときに前記
外部アドレス情報に対応する前記記憶内容を格納する格
納手段と、少なくとも前記外部プログラムデータの外部
からの入力及び前記格納手段の格納内容の外部への出力
のうちの一方を指示する外部からの入出力コントロール
信号と前記格納手段の格納内容の外部への出力を禁止す
るための外部からの許可信号とに応じて前記格納手段の
格納内容を外部に出力する手段とを具備している。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、プログラム情報の比較判定
部は読出し禁止回路１と、入出力制御回路２と、プログ
ラムメモリ３と、バイナリカウンタ４と、アドレス判定
回路５と、データ判定回路６と、データ記憶回路７とか
ら構成され、シングルチップマイクロコンピュータに内
蔵されている。

【００１６】読出し禁止回路１は読出し禁止信号１０１
を入出力制御回路２に出力することで、プログラムメモ
リ記憶情報のチップ外部への出力を禁止する。この読出
し禁止信号１０１は禁止状態の指定時に“１”となる。

【００１７】入出力制御回路２は読出し禁止信号１０１
と入力端子１６からのＩ／Ｏコントロール信号１９１と
に応じてアドレス入力端子１０及びデータ入出力端子１
１の入出力方向を制御する。

【００１８】アドレス入力端子１０は読出し禁止信号１
０１が“１”の時に入力となる。また、アドレス入力端
子１０はチップ外部から与えるアドレスデータをチップ
内部に取込み、当該アドレスデータを入出力制御回路２
及びアドレスバス１１１を介してプログラムメモリ３と
アドレス判定回路５とに夫々供給する。

【００１９】データ入出力端子１１は読出し禁止信号１
０１が“１”で、Ｉ／Ｏコントロール信号１９１が
“１”の時に入力となり、Ｉ／Ｏコントロール信号１９
１が“０”の時に出力となる。

【００２０】データ入出力端子１１は入力の時、チップ
外部から与えるプログラムデータをチップ内部に取込
み、当該プログラムデータを入出力制御回路２及びデー
タバス１１２を介してデータ判定回路６に供給する。ま
た、データ入出力端子１１は出力の時、入出力制御回路
２及びデータバス１１２を介して入力されるデータ記憶
回路７の出力情報をチップ外部に出力する。

【００２１】プログラムメモリ３はアドレスデコーダ３
ａとメモリセル３ｂとから構成され、プログラム情報を
記憶している。また、プログラムメモリ３はアドレスバ
ス１１１を介して供給されるアドレス情報に対応する記
憶情報をデータバス１３３を介して入出力制御回路２及
びデータ判定回路６に供給する。

【００２２】アドレスデコーダ３ａはプログラム情報の
比較開始アドレスをデコードすると開始信号１３１を
“１”とし、プログラム情報の比較終了アドレスをデコ
ードすると終了信号１３２を“１”とする。

【００２３】バイナリカウンタ４は８ビットの２進カウ
ンタであり、比較モード信号１８２の立上りエッジに同
期して計数値を“ＦＦＨ”に初期化する。その後、バイ
ナリカウンタ４はクロック信号１８１を２分周回路８で
分周した分周信号１８３の立上りエッジに同期してイン
クリメントし、その計数値をアドレスバス１４１を介し
てアドレス判定回路５に供給する。

【００２４】アドレス判定回路５はアドレスバス１１１
を介して供給される外部入力アドレスデータと、アドレ
スバス１４１を介して供給されるバイナリカウンタ４の
出力データとを比較する。

【００２５】アドレス判定回路５はその結果をアドレス
判定信号１５１としてデータ判定回路６に出力する。ア
ドレス判定信号１５１は外部入力アドレスデータとバイ
ナリカウンタ４の出力データとが一致している時に
“１”となり、不一致の時に“０”となる。

【００２６】データ判定回路６はデータバス１１２を介
して供給される外部入力プログラムデータと、データバ
ス１３３を介して供給されるプログラムメモリ３の出力
データとを比較する。

【００２７】データ判定回路６は比較モード信号１８２
が“１”、アドレスデコーダ３ａからの終了信号１３２
が“１”、アドレス判定回路５からのアドレス判定信号
１５１が“１”の時に一致終了信号１６１を出力端子１
２に出力し、不一致終了信号１６２を出力端子１３に出
力する。

【００２８】データ記憶回路７はデータ判定回路６の判
定結果が不一致で、かつナンド回路９からのクリア信号
１９３が“０”の時に、データバス１６４を介して供給
されるデータ判定回路６の出力データをクロック信号１
８１の立下りエッジに同期して記憶する。また、データ
記憶回路７はその記憶情報を入出力制御回路２及びデー
タバス１７１を介してデータ入出力端子１１に出力す
る。

【００２９】ナンド回路９はデータ判定回路６からのデ
ータ不一致信号１６３とＩ／Ｏコントロール信号１９１
の反転値と許可信号１９２とのナンドをとり、その結果
をクリア信号１９３としてデータ記憶回路７に出力す
る。

【００３０】すなわち、ナンド回路９からデータ記憶回
路７へのクリア信号１９３はデータ不一致信号１６３が
“１”、Ｉ／Ｏコントロール信号１９１が“０”、許可
信号１９２が“１”の時に“０”となる。

【００３１】ここで、端子１４はクロック信号１８１の
入力端子であり、端子１５は比較モード信号１８２の入
力端子である。また、端子１６はＩ／Ｏコントロール信
号１９１の入力端子であり、端子１７は許可信号１９２
の入力端子である。

【００３２】図２は図１のアドレス判定回路５の構成を
示すブロック図である。図において、アドレス判定回路
５は比較回路５１〜５８と、論理和回路５９と、ＲＳフ
リップフロップ（以下ＦＦとする）６０とから構成され
ている。ここで、Ａ0 〜Ａ7はバイナリカウンタ４の出
力データの各ビットを示し、Ｂ0 〜Ｂ7 は外部入力アド
レスデータの各ビットを示している。

【００３３】比較回路５１〜５８はバイナリカウンタ４
の出力データＡ0 〜Ａ7 及び外部入力アドレスデータＢ
0 〜Ｂ7 の各ビット毎に排他的論理和をとり、それらの
データが不一致の時に不一致ビットに対応する出力信号
を“１”とする。

【００３４】論理和回路５９は比較回路５１〜５８の出
力信号の論理和をとり、アドレス不一致信号１５０を出
力する。アドレス不一致信号１５０は比較回路５１〜５
８の出力信号が一つでも“１”になると、つまりアドレ
スデータが１ビットでも異なる場合に“１”となる。

【００３５】ＦＦ６０は開始信号１３１の立上りエッジ
に同期してアドレス判定信号１５１を“１”に初期化す
る。また、ＦＦ６０は論理和回路５９からのアドレス不
一致信号１５０が“１”になるとリセットされ、アドレ
ス判定信号１５１を“０”にする。尚、ＦＦ６０は一度
リセットされると、以後出力状態を保持する。

【００３６】図３は図１のデータ判定回路６の構成を示
すブロック図である。図において、データ判定回路６は
比較回路６１〜６８と、論理和回路６９と、ＲＳフリッ
プフロップ（以下ＦＦとする）７０と、論理積回路７
１，７２とから構成されている。ここで、ＰＤ0 〜ＰＤ
7 はプログラムメモリ３の出力データの各ビットを示
し、Ｄ0 〜Ｄ7 は外部入力プログラムデータの各ビット
を示している。

【００３７】比較回路６１〜６８はプログラムメモリ３
の出力データＰＤ0 〜ＰＤ7 及び外部入力プログラムデ
ータＤ0 〜Ｄ7 の各ビット毎に排他的論理和をとり、そ
れらのデータが不一致の時に不一致ビットに対応する出
力信号を“１”とする。このとき、プログラムメモリ３
の出力データＰＤ0 〜ＰＤ7 はデータバス１６４を介し
てデータ記憶回路７に出力される。

【００３８】論理和回路６９は比較回路６１〜６８の出
力信号の論理和をとり、不一致信号１６５を出力する。
不一致信号１６５は比較回路６１〜６８の出力信号が一
つでも“１”になると、つまりプログラムデータが１ビ
ットでも異なる場合に“１”となる。

【００３９】ＦＦ７０は開始信号１３１の立上りエッジ
に同期してデータ一致信号１６６を“１”に、データ不
一致信号１６３を“０”に初期化する。また、ＦＦ７０
は論理和回路６９からの不一致信号１６５が“１”にな
るとリセットされ、データ一致信号１６６を“０”と
し、データ不一致信号１６３を“１”とする。尚、ＦＦ
７０は一度リセットされると、以後出力状態を保持す
る。

【００４０】論理積回路７１は終了信号１３２と、アド
レス判定信号１５１と、比較モード信号１８１と、デー
タ一致信号１６６との論理積をとり、その結果を一致終
了信号１６１として出力端子１２に出力する。一致終了
信号１６１は比較モードにおいてプログラム情報に対す
る比較判定動作を終了し、全てのプログラム情報が一致
した時に“１”となる。

【００４１】論理積回路７２は終了信号１３２と、アド
レス判定信号１５１と、比較モード信号１８１と、デー
タ不一致信号１６３との論理積をとり、その結果を不一
致終了信号１６２として出力端子１３に出力する。不一
致終了信号１６２は比較モードにおいてプログラム情報
に対する比較判定動作を終了し、少なくともプログラム
情報の一つが不一致となった時に“１”となる。

【００４２】図４は図１のデータ記憶回路７の構成を示
すブロック図である。図において、データ記憶回路７は
出力Ｑのクリア機能を有し、クロック信号１８１の立下
りエッジでデータ入力端子Ｄに与えられたデータをラッ
チするＤフリップフロップ（以下ＦＦとする）７ａ〜７
ｈで構成されている。ここで、ＰＤ0 〜ＰＤ7 はデータ
バス１６４を介して供給されるデータ判定回路６の出力
データの各ビットを示している。

【００４３】ＦＦ７ａ〜７ｈはデータ判定回路６の出力
データＰＤ0 〜ＰＤ7 と、クロック信号１８１と、クリ
ア信号１９３とを入力とする。ＦＦ７ａ〜７ｈはクリア
信号１９３が“０”の時にクロック信号１８１の立下り
エッジに同期してデータ判定回路６の出力データＰＤ0
〜ＰＤ7 の情報を記憶する。また、クリア信号１９３が
“１”の時にＦＦ７ａ〜７ｈの出力Ｑは“０”にリセッ
トされる。

【００４４】図５及び図６は本発明の一実施例の動作を
示すタイミングチャートである。これら図１〜図６を用
いて本発明の一実施例の動作について説明する。

【００４５】ここで、プログラムメモリ３は予め読出し
禁止回路１によって読出し禁止状態に指定されているも
のとすると、読出し禁止回路１から入出力制御回路２へ
の読出し禁止信号１０１は“１”である。また、不一致
データのチップ外部への出力を禁止するために許可信号
１９２が“０”であるとすると、データ記憶回路７への
クリア信号１９３は“０”である。

【００４６】上記のような状態のときのスタートアドレ
スの比較判定動作について、図５を用いて以下説明す
る。まず、プログラム情報の照合を行うため、比較モー
ド信号１８２を“０”から“１”にすることで比較モー
ドに設定する。

【００４７】これによって、バイナリカウンタ４が“Ｆ
ＦＨ”に初期化される。また、比較モード信号１８２が
“１”であることによって、データ判定回路６は一致終
了信号１６１及び不一致終了信号１６２のチップ外部へ
の出力を許可する。

【００４８】次に、２分周回路８からの分周信号１８３
の立上りエッジに同期してチップ外部からプログラム情
報、スタートアドレス“００Ｈ”、及びプログラムデー
タ“データＡ”を入力する。このとき同時に、バイナリ
カウンタ４は“００Ｈ”にインクリメントされる。

【００４９】アドレスデコーダ３ａはチップ外部から入
力したスタートアドレスをデコードし、分周信号１８３
の“１”の期間に同期して開始信号１３１を“１”にす
る。開始信号１３１が“１”になることで、アドレス判
定回路５のＦＦ６０がセットされ、アドレス判定信号１
５１が“１”になる。

【００５０】また、開始信号１３１が“１”になること
で、データ判定回路６のＦＦ７０がセットされ、データ
一致信号１６６が“１”になるとともに、データ不一致
信号１６３が“０”になる。

【００５１】開始信号１３１が立下ると、アドレス判定
回路５はバイナリカウンタ４の出力データＡ0 〜Ａ7 と
外部入力アドレスデータＢ0 〜Ｂ7 とを比較し、ともに
“００Ｈ”で一致しているのでアドレス判定信号１５１
の“１”を保持する。

【００５２】また、データ判定回路６はプログラムメモ
リ３の出力データＰＤ0 〜ＰＤ7 と外部入力プログラム
データＤ0 〜Ｄ7 とを比較し、ともに“データＡ”で一
致しているのでデータ一致信号１６６の“１”とデータ
不一致信号１６３の“０”とを夫々保持する。

【００５３】ここで、終了信号１３２が“０”であるた
め、データ判定回路６の論理積回路７１からの一致終了
信号１６１は“０”であり、論理積回路７２からの不一
致終了信号１６２も“０”である。すなわち、チップ外
部から最終アドレスまでのプログラム情報を入力しない
限り、プログラム情報の比較判定結果をチップ外部で知
ることはできない。

【００５４】次に、最終アドレスまでアドレスデータ及
びプログラムデータがともに一致した場合の動作につい
て、図５を用いて以下説明する。尚、最終アドレスまで
のプログラム情報の比較判定動作については上記のスタ
ートアドレスの比較判定動作と同様であるので省略し、
最終アドレスの比較判定動作について相違点のみを記述
する。

【００５５】チップ外部から入力する最終プログラム情
報“アドレスＢ，データＣ”はバイナリカウンタ４の出
力データＡ0 〜Ａ7 及びプログラムメモリ３の出力デー
タＰＤ0 〜ＰＤ7 と一致しているので、アドレス判定信
号１５１が“１”となり、データ一致信号１６６が
“１”となり、データ不一致信号１６３が“０”とな
る。

【００５６】プログラムの最終アドレス“アドレスＢ”
がアドレスデコーダ３ａでデコードされることで、終了
信号１３２が“１”となる。したがって、終了信号１３
２の“１”の期間に同期してデータ判定回路６の論理積
回路７１の一致終了信号１６１が“１”となり、論理積
回路７２の不一致終了信号１６２が“０”となる。

【００５７】すなわち、チップ外部から入力したプログ
ラム情報とプログラムメモリ３の記憶情報とが一致して
いることをチップ外部で知ることができる。

【００５８】また、最終アドレスにおいてプログラムデ
ータのみが不一致の場合の動作について、図５を用いて
以下説明する。尚、最終アドレスまでのプログラム情報
の比較判定動作については上記のスタートアドレスの比
較判定動作と同様であるので省略し、最終アドレスの比
較判定動作について相違点のみを記述する。

【００５９】この場合、チップ外部から入力する最終プ
ログラム情報“アドレスＤ，データＥ”において、バイ
ナリカウンタ４の出力データＡ0 〜Ａ7 の“アドレス
Ｄ”は一致しているが、プログラムメモリ３の出力デー
タＰＤ0 〜ＰＤ7 の“データＨ”は不一致である。した
がって、アドレス判定信号１５１が“１”となり、デー
タ一致信号１６６が“０”となり、データ不一致信号１
６３が“１”となる。

【００６０】また、プログラムの最終アドレス“アドレ
スＤ”がアドレスデコーダ３ａでデコードされること
で、終了信号１３２が“１”となる。したがって、終了
信号１３２の“１”の期間に同期してデータ判定回路６
の論理積回路７１の一致終了信号１６１は“０”とな
り、論理積回路７２の不一致終了信号１６２が“１”と
なる。

【００６１】すなわち、チップ外部から入力したプログ
ラム情報とプログラムメモリ３の記憶情報とにおいて、
プログラムデータが不一致であることをチップ外部で知
ることができる。

【００６２】さらに、最終アドレスにおいてアドレスデ
ータのみが不一致の場合の動作について、図５を用いて
以下説明する。尚、最終アドレスまでのプログラム情報
の比較判定動作については上記のスタートアドレスの比
較判定動作と同様であるので省略し、最終アドレスの比
較判定動作について相違点のみを記述する。

【００６３】この場合、チップ外部から入力する最終プ
ログラム情報“アドレスＦ，データＧ”において、バイ
ナリカウンタ４の出力データＡ0 〜Ａ7 の“アドレス
Ｇ”は不一致であり、プログラムメモリ３の出力データ
ＰＤ0 〜ＰＤ7 の“データＧ”は一致している。したが
って、アドレス判定信号１５１が“０”となり、データ
一致信号１６６が“１”となり、データ不一致信号１６
３が“０”となる。

【００６４】アドレス判定信号１５１が“０”になる
と、終了信号１３２が“１”となってもデータ判定回路
６の論理積回路７１の一致終了信号１６１は“０”を保
持し、論理積回路７２の不一致終了信号１６２も“０”
を保持する。

【００６５】すなわち、アドレス情報が不一致である場
合、チップ外部から入力したプログラム情報とプログラ
ムメモリ３の記憶情報との比較判定結果をチップ外部で
知ることはできない。

【００６６】上記の場合には許可信号１９２が“０”で
あり、データ記憶回路７へのクリア信号１９３が“１”
となるため、データ記憶回路７の出力データは常に“０
０Ｈ”固定である。したがって、Ｉ／Ｏコントロール信
号１９１の“０”の期間に同期してデータ入出力端子１
１には“００Ｈ”が出力される。

【００６７】次に、図６を用いて許可信号１９２が
“１”の場合について説明する。初期状態については上
述した許可信号１９２が“０”の場合の動作と同様であ
り、許可信号１９２の状態が異なるのみである。

【００６８】尚、データ記憶回路７へのクリア信号１９
３はプログラムメモリ３の出力データＰＤ0 〜ＰＤ7 と
外部入力プログラムデータＤ0 〜Ｄ7 とに不一致が生じ
た場合にのみ“０”となり、これ以外は“１”固定であ
る。したがって、すでに説明した場合と同様であるの
で、説明を省略する。

【００６９】まず、最終アドレスにおいてプログラムデ
ータのみが不一致の場合の動作について、図６を用いて
以下説明する。尚、最終アドレスまでのプログラム情報
の比較判定動作については上記のスタートアドレスの比
較判定動作と同様であるので省略し、不一致データのデ
ータ入出力端子１１への出力動作について記述する。

【００７０】この場合、チップ外部から入力する最終プ
ログラム情報“データＥ”とプログラムメモリ３の出力
データＰＤ0 〜ＰＤ7 の“データＨ”とが不一致であ
る。したがって、データ不一致信号１６３が“１”とな
る。

【００７１】このとき、データ記憶回路７へのクリア信
号１９３は許可信号１９２が“１”なのでＩ／Ｏコント
ロール信号１９１の“０”の期間に同期して“０”とな
る。データ記憶回路７はクリア信号１９３が“０”の期
間のクロック信号１８１の立下りエッジに同期してプロ
グラムメモリ３の出力データＰＤ0 〜ＰＤ7 をラッチ
し、クロック信号１８１の“０”の期間、不一致データ
“データＨ”をデータ入出力端子１１に出力する。

【００７２】すなわち、チップ外部から入力したプログ
ラム情報とプログラムメモリ３の記憶情報とにおいて、
プログラムデータが不一致である場合にのみ不一致を生
じたプログラムメモリ３の記憶情報をチップ外部で知る
ことが可能となる。

【００７３】上述したように、読出し禁止状態のプログ
ラムメモリ３の記憶情報について、チップ外部からプロ
グラム情報を入力することで照合することが可能とな
る。かつ、不一致を生じたプログラムデータをチップ外
部に出力することができるので、不良解析時の原因の特
定、つまり不良原因がプログラムメモリ３に起因するか
否かの切り分けが容易となる。

【００７４】また、プログラムメモリ３の記憶情報にお
ける不一致データのチップ外部への出力機能については
特定端子に所定タイミングで信号を入力する必要があ
る。そのため、例え特定端子を特定することができても
その入力タイミングまでを特定することは難しい。した
がって、この出力機能を第三者が使用することはほとん
ど不可能である。

【００７５】よって、万が一、プログラム情報を知らな
い第三者がプログラムメモリ３の記憶情報を知ろうとす
る場合、上述の機能を用いたチップ外部への不一致デー
タ出力を基にプログラムメモリ３の記憶情報を検索する
ことはできない。

【００７６】また、例え一致終了信号１６１の出力端子
１２、不一致終了信号１６２の出力端子１３、クロック
信号１８１の端子１４、比較モード信号１８２の端子１
５等を特定することができた場合でも、プログラムデー
タ情報ばかりでなくアドレス情報についても全ての組合
せについて試行する必要がある。よって、プログラムメ
モリ３の記憶情報の読出しには多大な時間を要すること
となる。

【００７７】例えば、プログラムメモリ３のアドレス幅
が１６ビットであり、１語が８ビット長である場合を考
えてみる。この場合、プログラム容量が８語で１語の読
出し時間が１００ｎｓであるとすると、プログラムメモ
リ３の記憶情報を解読するまでに、 ６５５３６⁸ ×２５６⁸ ×１００×１０^-8（ｓ） の時間だけ必要となり、年間に換算すると３．９８×１
０⁴³年となる。

【００７８】したがって、プログラム情報を知らない第
三者がメモリ記憶情報を知ろうとしても実際には不可能
である。すなわち、読出し禁止状態のプログラムメモリ
３に対する記憶情報の照合方式として機密保護性が高
く、かつ不良解析時には不一致データを容易に特定可能
な方式を実現することができる。

【００７９】図７は本発明の他の実施例のデータ記憶回
路の構成を示すブロック図である。図において、本発明
の他の実施例はデータ記憶回路をＲＳフリップフロップ
によって構成した以外は本発明の一実施例と同様の構成
となっている。すなわち、本発明の他の実施例によるデ
ータ記憶回路は論理積回路２１〜２８とＲＳフリップフ
ロップ２９〜３６とから構成されている。

【００８０】論理積回路２１〜２８はデータバス１６４
を介して入力されるデータ判定回路６からの出力データ
ＰＤ0 〜ＰＤ7 とクロック信号１８１とを入力とし、ク
ロック信号１８１が“０”の期間、出力データＰＤ0 〜
ＰＤ7 をＲＳフリップフロップ２９〜３６のセット入力
Ｓに供給する。

【００８１】したがって、ＲＳフリップフロップ２９〜
３６においては出力データＰＤ0 〜ＰＤ7 のうち“１”
であるビットに対応するもののみに“１”がセットさ
れ、そのビットに対応するものの出力Ｑが“１”とな
る。すなわち、クロック信号１５２が“０”の期間にお
いてプログラムメモリ３の出力データＰＤ0 〜ＰＤ7 を
データバス１７１に供給する。

【００８２】また、ＲＳフリップフロップ２９〜３６の
リセット入力Ｒにはクリア信号１９３が接続されてお
り、クリア信号１９３が“１”になるとＲＳフリップフ
ロップ２９〜３６はリセットされ、その出力Ｑは“０”
となる。

【００８３】上述した動作によって、本発明の他の実施
例のデータ記憶回路を用いたときのプログラム情報の比
較判定動作を示す動作タイミングチャートは図５及び図
６に示すタイミングとまったく同一である。

【００８４】したがって、データ記憶回路はどのような
回路でも構成可能であり、本発明の一実施例及び他の実
施例の構成に限定されない。また、アドレス情報の比較
判定にバイナリカウンタ４からの連続アドレスを用いて
いるが、ＬＦＳＲ（リニアフィールドシフトレジスタ）
による不連続アドレスを用いることも可能であり、これ
に限定されない。

【００８５】このように、アドレス判定回路５及びデー
タ判定回路６によるチップ外部からのプログラムデータ
情報の判定に加え、アドレス判定回路５においてチップ
外部から入力するアドレス情報をチップ内部で発生する
アドレス情報と比較判定し、この比較判定が不一致であ
る場合にデータ判定回路６がチップ外部に出力する最終
結果信号の出力を禁止し、かつデータ判定回路６による
データ判定結果が異なる場合にのみプログラムメモリ２
の出力データをデータ記憶回路７に記憶してチップ外部
に出力することによって、読出し禁止状態のプログラム
メモリ３の記憶情報の機密保護性をさらに向上させるこ
とができる。

【００８６】また同時に、チップ外部からプログラム情
報を入力することによって、プログラムメモリ３の記憶
情報を照合することが可能であり、かつチップ外部から
入力したプログラムデータ情報が不一致である場合にの
みその内容を知ることができる。

【００８７】

【発明の効果】以上説明したように本発明によれば、プ
ログラムメモリの記憶内容の外部への出力が禁止された
状態で外部から入力された外部アドレス情報が終了アド
レス情報か否かを検出し、この終了アドレス情報が検出
されたときに記憶内容と外部から入力された外部プログ
ラムデータとの比較判定結果を外部に出力するととも
に、内部で発生するアドレス情報と外部アドレス情報と
を比較判定し、この比較判定結果が不一致のときに記憶
内容と外部プログラムデータとの比較判定結果の外部へ
の出力を禁止し、記憶内容と外部プログラムデータとの
比較判定結果が不一致のときに外部アドレス情報に対応
する記憶内容を格納して外部に出力することによって、
機密保護性を向上させることができ、プログラムメモリ
記憶情報の照合を可能とすることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のアドレス判定回路の構成を示すブロック
図である。

【図３】図１のデータ判定回路の構成を示すブロック図
である。

【図４】図１のデータ記憶回路の構成を示すブロック図
である。

【図５】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図６】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図７】本発明の他の実施例のデータ記憶回路の構成を
示すブロック図である。

【符号の説明】

１ 読出し禁止回路 ３ プログラムメモリ ３ａ アドレスデコーダ ４ バイナリカウンタ ５ アドレス判定回路 ６ データ判定回路 ７ データ記憶回路 １２，１３ 出力端子 １４〜１７ 端子

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 プログラムメモリと、前記プログラムメ
   モリの記憶内容の外部への出力を禁止する読出し禁止手
   段と、前記読出し禁止手段により前記記憶内容の外部へ
   の出力が禁止された状態で外部から入力された外部アド
   レス情報に対応する前記記憶内容と外部から入力された
   外部プログラムデータとを比較判定するデータ判定手段
   とを含むシングルチップマイクロコンピュータであっ
   て、 前記外部アドレス情報が前記プログラムメモリの比較終
   了アドレス情報か否かを検出するアドレス検出手段と、 予め設定されたアドレス情報を発生するアドレス発生手
   段と、 前記アドレス発生手段が発生するアドレス情報と前記外
   部アドレス情報とを比較判定するアドレス判定手段と、 前記データ判定手段の判定結果を保持する保持手段と、 前記アドレス検出手段で前記比較終了アドレス情報が検
   出されたときに前記保持手段の保持内容を外部に出力す
   る出力手段と、 前記アドレス判定手段で不一致が検出されたときに前記
   出力手段による前記保持手段の保持内容の外部への出力
   を禁止する手段と、 前記データ判定手段が不一致を検出したときに前記外部
   アドレス情報に対応する前記記憶内容を格納する格納手
   段と、少なくとも前記外部プログラムデータの外部からの入力
   及び前記格納手段の格納内容の外部への出力のうちの一
   方を指示する外部からの入出力コントロール信号と前記
   格納手段の格納内容の外部への出力を禁止するための 外
   部からの許可信号とに応じて前記格納手段の格納内容を
   外部に出力する手段とを有することを特徴とするシング
   ルチップマイクロコンピュータ。
2. 【請求項２】 前記アドレス発生手段は、連続したアド
   レス情報及び不連続のアドレス情報のうちの一方を発生
   するよう構成されたことを特徴とする請求項１記載のシ
   ングルチップマイクロコンピュータ。
3. 【請求項３】 前記格納手段の格納内容を外部に出力す
   る手段は、前記入出力コントロール信号が前記格納手段
   の格納内容の外部への出力を指示しかつ前記許可信号が
   前記格納手段の格納内容の外部への出力の許可を示す時
   に前記格納手 段の格納内容を外部に出力するよう構成さ
   れたことを特徴とする請求項１または請求項２記載のシ
   ングルチップマイクロコンピュータ。