JPH0634996A

JPH0634996A - ドライバ内蔵型アクティブマトリクス表示パネル

Info

Publication number: JPH0634996A
Application number: JP18682292A
Authority: JP
Inventors: Takashi Nakazawa; 尊史中沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-07-14
Filing date: 1992-07-14
Publication date: 1994-02-10
Anticipated expiration: 2015-12-04
Also published as: JP3114372B2

Abstract

(57)【要約】【目的】画素領域および駆動回路に機能に応じた構造
を採用し、表示の品位を向上可能なドライバ内蔵型アク
ティブマトリクス表示パネルを実現する。【構成】画素領域４０ｂでは、耐エッチング性および
遮光性の高いモリブデン層で構成された信号線４１ａ
と、画素電極４６とが上層側層間絶縁膜４７を介してお
り、画素電極４６を最大限拡張してある。画素電極４６
は信号線４１ａと同層のモリブデン層たる積み上げ電極
４９を介してＴＦＴ８のドレイン７に導電接続してい
る。これに対して、駆動回路側では、上層側層間絶縁膜
４７と同時形成された層間絶縁膜上にアルミニウム層た
る配線層を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はドライバ内蔵型アクティ
ブマトリクス表示パネルに関し、特に、その配線層の構
造技術に関する。

【０００２】

【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、ドライバ内蔵型ア
クティブマトリクス方式の液晶表示パネルにおいては、
その全体構成を図１０にブロック図で示すように、画素
マトリクス１０，信号線駆動回路１１（Ｘ側ドライバー
回路）および走査線駆動回路１２（Ｙ側ドライバー回
路）が同一の透明基板上に形成されて、表示装置の小型
化，高精細化および低コスト化が図られている。ここ
で、信号線駆動回路１１は、クロック信号ＣＬ，ＣＬ*
（ＣＬに逆相のクロック信号）で駆動されるシフトレジ
スタ部１３，そこから送出された出力信号に基づいて動
作するｎ型ＴＦＴをアナログスイッチとして備えたサン
プルホールド回路部１４およびビデオ信号線１５を有す
る一方、走査線駆動回路１２はシフトレジスタおよび必
要に応じてバッファ回路を有する。また、画素マトリク
ス１０は、信号線駆動回路１１の側に接続された複数の
信号線Ｘ1 ，Ｘ2 ，Ｘ3 ・・・と、走査線駆動回路１２
の側に接続された複数の走査線Ｙ1 ，Ｙ2 ・・・と、こ
れらの走査線Ｙ1 ，Ｙ2 ・・・・・・および信号線Ｘ1
，Ｘ2 ，Ｘ3 ・・・の交点に形成された複数の画素領
域Ｇ11，Ｇ12・・Ｇ21，Ｇ22・・・とを有し、各画素領
域Ｇ11，Ｇ12・・Ｇ21，Ｇ22・・・には薄膜トランジス
タＴ11，Ｔ12・・Ｔ21，Ｔ22・・・および液晶セルを有
する。ここで、シフトレジスタ部１３においては、イン
バータ１３１およびクロックドインバータ１３２で構成
されたシフトレジスタ１３０と、インバータで構成され
たバッファ回路１３３とを有し、これらのインバータは
いずれもｐ型ＴＦＴとｎ型ＴＦＴとで構成され、これら
のｐ型ＴＦＴとｎ型ＴＦＴが配線層で配線接続されて駆
動回路が構成されている。なお、信号線駆動回路１１に
は、正電源側からの正電源配線ＶDDおよび負電源側から
の負電源配線ＶSSが形成され、シフトレジスタ部１３に
は、クロック信号ＣＬ，ＣＬ* をシフトレジスタ部１３
に入力する２つのクロック信号線１６１ａ，１６１ｂが
形成されている。

【０００３】このような構成のドライバ内蔵型アクティ
ブマトリクス表示パネルにおいて、その従来の画素領域
は、その断面図を図１１に示すように、液晶表示パネル
全体を支持する透明基板５１（ガラス基板）の表面側に
多結晶シリコン層５２が形成されており、多結晶シリコ
ン層５２には、真性の多結晶シリコン領域であるチャネ
ル領域５２ａを除いて、ｎ型の不純物としてのリンが導
入されて薄膜トランジスタ５７（ＴＦＴ）のソース５３
およびドレイン５４が形成されている。ここで、リンの
導入は、多結晶シリコン層５１の表面側に形成されたゲ
ート酸化膜５５の上のゲート電極５６をマスクとするイ
オン注入で行われる。また、ＴＦＴ５７の表面側には、
シリコン酸化膜からなる層間絶縁膜５８が堆積されてお
り、そのうちの第１の接続孔５８ａを介して、アルミニ
ウム層たる信号線５９がソース５３に導電接続し、第２
の接続孔５８ｂを介してＩＴＯ層たる画素電極６０がド
レイン５４に導電接続している。

【０００４】

【発明が解決しようとする課題】しかしながら、ドライ
バ内蔵型アクティブマトリクス表示パネルにおいて、画
素領域側および駆動回路側は、いずれも、ゲート酸化膜
５５および層間絶縁膜５８（駆動回路側では、これらの
絶縁膜と同層の層間絶縁膜）のみを利用して多層配線構
造を構成しているため、それらの構造に対する設計の自
由度が低いので、それぞれの機能に適した構造を実現で
きないという問題点がある。たとえば、画素領域におい
て、信号線５９と画素電極６０とは、いずれも層間絶縁
膜５８の表面側に形成されて同層にあるため、それらが
ショートしないように、信号線５９と画素電極６０の端
部との間に所定寸法の平面的な隙間を確保せざるを得
ず、その隙間に相当する分は、高集積化を阻害するとと
もに、画素領域における光が通過可能な領域の割合（開
口率）が犠牲になっているという問題点がある。しか
も、画素領域側と駆動回路側とは、工程を互いに援用し
て透明基板５１の上に作り込んでいくため、画素領域側
の構造と駆動回路の構造とは互いに制約し合って、それ
ぞれの機能に適した構造にできない。たとえば、信号線
５９と駆動回路側の配線層とは同時形成されて同一材料
で構成せざるを得ないことから、クロック信号線１６１
ａ，１６１ｂなどの配線層における信号の遅延を防止す
る目的に、駆動回路側の配線層に膜厚が０．５〜１．０
μｍの厚いアルミニウム層を採用すると、画素領域側に
おいては、信号線５９の膜厚も厚くなって、信号線５９
周囲の平坦性が損なわれるため、そこでの液晶のラビン
グに支障が生じて、表示の品位が低下するという問題点
がある。

【０００５】以上の問題点に鑑みて、本発明の課題は、
多層配線構造の設計に対する自由度を高めて、画素領域
側および駆動回路側のいずれの側の配線構造にも、機能
に適した配線構造を採用し、表示の品位を向上可能なド
ライバ内蔵型アクティブマトリクス表示パネルを実現す
ることにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るドライバ内蔵型アクティブマトリクス
表示パネルにおいて講じた手段は、薄膜トランジスタの
ゲート電極に導電接続する走査線と、その上層側に形成
された下層側層間絶縁膜の表面側で下層側層間絶縁膜お
よび薄膜トランジスタのゲート絶縁膜に開口された第１
の接続孔を介して薄膜トランジスタのソースに導電接続
する耐エッチング性の高い配線層、たとえば、モリブデ
ンを主成分とする金属層からなる信号線とによって区画
形成された画素領域に対して、信号線の上層側に形成さ
れた上層側層間絶縁膜と、この上層側層間絶縁膜の表面
側において、自身が属する画素領域を区画形成する信号
線の上方位置に端部が近接する状態に形成され、上層側
層間絶縁膜，下層側層間絶縁膜およびゲート絶縁膜に開
口された第２の接続孔を介して薄膜トランジスタのドレ
インに導電接続する画素電極とを設けることである。

【０００７】これに対して、画素電極と薄膜トランジス
タ側との接続構造については、下層側層間絶縁膜および
ゲート絶縁膜に開口された接続孔内に信号線と同層の積
み上げ電極を形成し、この積み上げ電極を介して、画素
電極が薄膜トランジスタのドレインに導電接続する構造
を採用することが好ましい。この場合には、画素領域に
対して、信号線と同層に形成されて下層側層間絶縁膜お
よびゲート絶縁膜に開口された第２の接続孔を介して薄
膜トランジスタのドレインに導電接続する積み上げ電極
と、その上層側に形成された上層側層間絶縁膜と、この
上層側層間絶縁膜の表面側において、自身が属する画素
領域を区画形成する信号線の上方位置に端部が近接する
状態に形成され、上層側層間絶縁膜に開口された第３の
接続孔を介して積み上げ電極に導電接続する画素電極と
を設ける。

【０００８】ここで、信号線自身で遮光マスクの一部を
構成するとともに、画素電極の形成領域を最大限拡張す
る目的に、信号線を、耐エッチング性および遮光性のい
ずれもが高い導電性遮光層で構成し、画素電極の端部
は、上層側層間絶縁膜の表面側において、自身が属する
画素領域を区画形成する信号線の直上位置にあることが
好ましい。

【０００９】また、信号線および走査線を介して画素領
域に信号を送出して表示パネルの表示状態を制御する信
号線駆動回路部または走査線駆動回路部においては、上
層側層間絶縁膜と同層の第１の層間絶縁膜の表面側に形
成され、少なくとも上層側層間絶縁膜を介してその下層
側に導電接続する低抵抗配線層、たとえば、アルミニウ
ムを主成分とする低抵抗配線層を設けることが好まし
い。この場合には、駆動回路部側に、下層側層間絶縁膜
と同層の第２の層間絶縁膜の表面側に信号線と同層に形
成されて、低抵抗配線層と多層配線構造を構成する下層
側配線層を設けることが好ましい。

【００１０】なお、本発明における耐エッチング性が高
いとは、モリブデンやタングステンなどのように、ＩＴ
Ｏやアルミニウムに対するウェットエッチング用エッチ
ャントやドライエッチング用エッチャントに浸食されな
いか、あるいは、その浸食の程度が極めて低いことを意
味する。また、本発明における画素電極の端部が信号線
に近接する状態とは、画素電極の端部が信号線の直上に
配置されている状態およびその近傍に配置されている状
態のいずれをも含む。

【００１１】

【作用】本発明に係るアクティブマトリクス表示パネル
の画素領域では、信号線が下層側層間絶縁膜およびゲー
ト絶縁膜を介して薄膜トランジスタのソースに導電接続
しているのに対して、画素電極は、それらの表面側に形
成された上層側層間絶縁膜の表面側に形成されているた
め、信号線と画素電極とは層間絶縁膜を介する構造にな
っている。従って、画素電極の端部を信号線に近接して
配置、さらに、画素電極の端部を信号線の上方位置にあ
るように配置することできるので、画素領域における開
口率を高めることができる。これに対して、駆動回路側
にも、下層側層間絶縁膜および上層側層間絶縁膜に同層
の層間絶縁膜を有しているため、低抵抗のみを優先して
材質や膜厚などを設定した低抵抗配線層を上層側層間絶
縁膜に設けることができ、この場合でも、低抵抗配線層
は画素領域の構成要素に含まれない。すなわち、駆動回
路側の構成とは独立して、画素領域側を構成できるた
め、信号線をモリブデンなどの導電性遮光層で薄く構成
して、それ自身を遮光マスクとして利用可能な構造にし
て表示品位を向上することができる。

【００１２】

【実施例】次に、本発明の実施例について、添付図面を
参照して説明する。

【００１３】〔実施例１〕図１は本発明の実施例１に係
るドライバ内蔵型液晶表示パネルのアクティブマトリク
スの一部を示す平面図、図２はそのＡ−Ａ′線における
断面図、図３はそのＢ−Ｂ′線における断面図である。
ここで、本例のドライバ内蔵型液晶表示パネルの全体構
成については、図１０に示したドライバ内蔵型液晶表示
パネルと同様であるので、その説明については省略す
る。

【００１４】図１において、本例のドライバ内蔵型液晶
表示パネルのアクティブマトリクスにおいては、垂直方
向の信号線２１ａ，２１ｂ・・・（信号線）と、水平方
向の走査線３１ａ，３１ｂ・・・（走査線）とが格子状
に配線され、それらの間にマトリクスアレイの各画素領
域２０ａ，２０ｂ・・が形成されている。

【００１５】以下に、画素領域２０ｂを例にとって、そ
の構造を説明する。この画素領域２０ｂにおいて、信号
線２１ａが導電接続するソース４、走査線３１ｂが導電
接続するゲート電極５、および画素電極６が導電接続す
るドレイン７によって、薄膜トランジスタ（ＴＦＴ）８
が形成されている。ここで、画素電極６は、ＩＴＯから
なる透明電極であって、画素領域２０ｂのほぼ全面にわ
たって形成されている。たとえば、画素電極６の端部６
１ａは信号線２１ａの上方位置にある一方、これに対向
する端部６１ｂは信号線２１ｂの上方位置にある。ま
た、画素電極６の端部６２ａは前段の走査線３１ａの上
方位置にあって、画素領域２０ｂには容量が作り込まれ
ている。また、信号線２１ａは、耐エッチング性および
遮光性が高い導電性遮光層としてのモリブデン層で構成
されているのに対して、走査線３１ｂは、不純物ドープ
型の多結晶シリコン層から構成されている。

【００１６】このＴＦＴ８の断面構造は、図２に示すよ
うに、液晶表示パネル全体を支持する透明基板９（ガラ
ス基板）の表面側に多結晶シリコン層２４が形成されて
おり、多結晶シリコン層２４には、真性の多結晶シリコ
ン領域であるチャネル領域２４ａを除いて、ｎ型の不純
物としてのリンが導入されて、ソース４およびドレイン
７が形成されている。ここで、リンの導入は、多結晶シ
リコン層２４の表面側に形成されたゲート酸化膜２２の
上のゲート電極５をマスクとするイオン注入またはイオ
ンシャワードーピングを利用することにより、ソース４
およびドレイン７がセルフアラインとなるように行われ
る。このＴＦＴ８の表面側には、シリコン酸化膜からな
る下層側層間絶縁膜２３が堆積されており、下層側層間
絶縁膜２３およびゲート酸化膜２２には第１の接続孔２
３ａが開口されている。また、下層側層間絶縁膜２３の
表面側には、モリブデン層で構成された信号線２１ａが
形成されており、信号線２１ａは第１の接続孔２３ａを
介してＴＦＴ８のソース４に導電接続している。さら
に、下層側層間絶縁膜２３の表面側には、上層側層間絶
縁膜２７が形成されており、この上層側層間絶縁膜２
７，下層側層間絶縁膜２３およびゲート酸化膜２２には
第２の接続孔２７ａが開口されている。また、上層側層
間絶縁膜２７の表面側には、ＩＴＯ層で構成された画素
電極６が形成されており、画素電極６は第２の接続孔２
７ａを介してＴＦＴ８のドレイン７に導電接続してい
る。これにより、ドレイン７から画素電極６に対して電
位が印加可能になっている。

【００１７】また、図１および図３に示すように、画素
領域２０ｂの画素電極６は、その端部６１ａが、それ自
身が属する画素領域２０ｂを隣接する画素領域２０ａか
ら区画する信号線２１ａの上方位置にあって、画素領域
２０ｂの画素電極６の端部６１ａと、隣接する画素領域
２０ａの画素電極の端部６１ｃとは、信号線２１ａの上
方位置において対峙する構造になっている。ここで、画
素電極６は上層側層間絶縁膜２７の上層側に形成されて
いる一方、信号線２１ａは上層側層間絶縁膜２７の下層
側に形成されて、画素電極６と信号線２１ａとは上層側
層間絶縁膜２７を介して多層配線構造になっている。こ
のため、画素電極６の端部６１ａと信号線２１ａと近接
配置しても、これらが短絡することがないので、画素電
極６の形成領域を広くでき、その開口率が高い。しか
も、画素電極６の端部６１ａが信号線２１ａの上方に配
置されているとともに、信号線２１ａは遮光性のモリブ
デン層で構成されていることを利用して、本例のドライ
バ内蔵型液晶表示パネルのアクティブマトリクスにおい
ては、信号線２１ａは、この方向における遮光マスクと
して利用されており、対向電極の側には走査線３１ａ，
３１ｂの方向の遮光マスクのみが形成されている。

【００１８】さらに、本例のアクティブマトリクス２０
においては、図１０に示すように、その透明基板９の上
に、ビデオ信号線１５からのビデオ信号を信号線Ｘ1 ，
Ｘ2，Ｘ3 ・・・（信号線２１ａ）を介して画素領域Ｇ1
1，Ｇ12・・Ｇ21，Ｇ22・・・（画素領域２０ｂ）に時
系列的に送出する信号線駆動回路１１（Ｘ側ドライバー
回路）と、各画素領域Ｇ11，Ｇ12・・Ｇ21，Ｇ22・・・
（画素領域２０ｂ）の薄膜トランジスタＴ11，Ｔ12・・
・Ｔ21，Ｔ22・・・（ＴＦＴ８）をオン・オフ動作する
ための走査信号を走査線Ｙ1 ，Ｙ2 ・・・を介して送出
する走査線駆動回路１２（Ｙ側ドライバー回路）が形成
されて、表示装置の小型化，高精細化および低コスト化
が図られている。ここで、信号線駆動回路１１および走
査線駆動回路１２のいずれもにも、シフトレジスタが構
成されており、たとえば、信号線駆動回路１１において
は、ＴＦＴを回路素子とするインバータ１３１，クロッ
クドインバータ１３２およびバッファ回路１３３を有
し、これらのインバータはいずれもｐ型ＴＦＴとｎ型Ｔ
ＦＴとで構成されている。ここで、ｐ型ＴＦＴとｎ型Ｔ
ＦＴは、たとえば、図４に示すように配線接続されてＣ
ＭＯＳ構造になっている。すなわち、図４において、ｐ
型ＴＦＴ３０のドレイン３０１とｎ型ＴＦＴ３１のドレ
イン３１１とは第１の配線層３２（下層側配線層）で導
電接続しているのに対して、ｐ型ＴＦＴ３０のソース３
０２には正電源配線層Ｖ_DDの側からの膜厚が０．５μｍ
のアルミニウム層からなる第２の配線層３３（低抵抗配
線層）が導電接続し、ｎ型ＴＦＴ３１のソース３１２に
は負電源配線層Ｖ_SSの側からの膜厚が０．５μｍのアル
ミニウム層からなる第３の配線層３４（低抵抗配線層）
が導電接続している。ここで、駆動回路側のｐ型ＴＦＴ
３０，ｎ型ＴＦＴ３１，それらの配線層および層間絶縁
膜は、画素領域側の各構成部分の形成工程を最大限援用
して形成されたものである。すなわち、図２および図４
を参照して、ＴＦＴの形成工程以降の工程で形成された
各構成部分を説明すると、以下のとおりである。まず、
画素領域２０ｂの側の下層側層間絶縁膜２３と、第１の
配線層３２の下層側にある第２の層間絶縁膜３６とは、
同時形成されて同層にある。また、画素領域２０ｂの側
の信号線３１ａと、第１の配線層３２とは、同時形成さ
れて同層にあり、いずれも、モリブデン層である。さら
に、画素領域２０ｂの側の上層側層間絶縁膜２７と、第
２の層間絶縁膜３６および第１の配線層３２の上層側に
ある第１の層間絶縁膜３７とは、同時形成されて同層に
ある。この上層側層間絶縁膜２７が画素領域２０ｂに形
成されていることを利用して、第２の配線層３３および
第３の配線層３４は、画素領域２０ｂの側の形成工程と
は別に行われる。

【００１９】従って、画素領域２０ｂに使用されていな
い膜厚が０．５〜１．０μｍのアルミニウム層（低抵抗
配線層）で、第２の配線層３３および第３の配線層３４
を構成して、配線抵抗の低減が図られている。すなわ
ち、ドライバ内蔵型液晶表示パネルにおいて、その画素
数が増加して、そのシフトレジスタを２００段以上にな
ると、膜厚が０．５〜１．０μｍのアルミニウム層また
はアルミニウム−シリコン層などの低抵抗配線層を使用
して、そのシート抵抗を１００〜５０ｍΩ／□に設定
し、信号の遅延を防止する必要があるためである。ここ
で、アルミニウム層で構成された低抵抗配線層は、ｐ型
ＴＦＴ３０とｎ型ＴＦＴ３１との間に配線層の他にも、
低抵抗であることが求められる正電源配線Ｖ_DD，負電源
配線Ｖ_SS，ビデオ信号線１５およびクロック信号線１６
１ａ，１６１ｂにも採用される。なお、第１の配線層３
２および信号線２１ａは、膜厚が約０．２μｍのモリブ
デン層で構成されて、そのシート抵抗は０．５〜０．６
Ω／□であるが、対角が５〜６″の液晶表示パネルであ
れば、そのシート抵抗に起因する遅延の問題は発生しな
い。

【００２０】以上のとおり、本例のアクティブマトリク
ス表示パネルにおいては、信号線２１ａがＴＦＴ８のゲ
ート絶縁膜２２およびゲート電極５の表面側に形成され
た下層側層間絶縁膜２３を介してＴＦＴ８のソース４に
導電接続しているのに対して、画素電極６は下層側層間
絶縁膜２３の表面側に形成された上層側層間絶縁膜２７
の表面側に形成されて、信号線２１ａと画素電極６とは
層間絶縁膜を介する多層構造になっているため、画素電
極６の端部６１ａ，６１ｂを信号線２１ａ，２１ｂの近
傍位置、さらには上方位置にまで配置できるので、画素
領域における開口率を高めることができる。しかも、信
号線２１ａを構成するモリブデンと、ＴＦＴ側のシリコ
ンとのコンタクト抵抗が小さいので、画素領域２０ｂの
接続孔２３ａも縮小化できる。換言すれば、同じ開口率
を確保するのに、画素領域２０ｂを縮小できる一方、駆
動回路側では３層構造であることを利用して、駆動回路
側を微細ピッチで形成することもできるので、アクティ
ブマトリクス表示パネルの高集積化を実現できる。ま
た、画素電極６の端部６１ａは信号線２１ａの上方位置
にまで配置されているとともに、信号信号線２１ａは遮
光性をもつモリブデン層で構成されているため、アルミ
ニウム層で構成した場合と相違してヒロックなどが発生
せず、信号線２１ａと画素電極６とが短絡することがな
いことに加えて、信号線２１ａ自身で、信号線２１ａ方
向の遮光マスク（ブラックストライプ）を構成すること
ができる。従って、信号線２１ａ方向の遮光マスクは、
対向電極側（対向基板）に設ける必要がないので、位置
合わせのためのマージンを必要としない。しかも、信号
線２１ａを構成するモリブデン層の遮光性が高く、ま
た、駆動回路側とは別個に形成されて膜厚が約０．２μ
ｍの薄いモリブデン層であるため、信号線２１ａの付近
の平坦性を損なうことないので、透明基板９の上にラビ
ングされた液晶は、信号線２１ａ付近でも配向が乱れな
い。それ故、本例のアクティブマトリクス表示パネルに
おいては、その画素領域２０ｂの開口部分を図５に斜線
領域で示すように、対向電極側には走査線３１ａ方向に
対する遮光マスクＢＭは必要であるが、信号線２１ａ方
向においては、信号線２１ａ自身が遮光マスクとして機
能するため、マージンを設ける必要がなく、信号線２１
ａまでは開口部として利用できる。このため、５０μｍ
角の画素領域２０ｂにおいて、開口部の縦寸法を３８μ
ｍ、開口部の横寸法を４５μｍにまで確保でき、その開
口率は６８．４％と高い。これに対して、従来のアクテ
ィブマトリクス表示パネルにおいては、その開口部分を
図６に斜線領域で示すように、５０μｍ角の画素領域に
おいて、開口部の縦寸法は３８μｍと同等であっても、
対向電極側に遮光マスクを設けるときに、位置合わせ精
度に対応した約４μｍのマージンＭ1 および液晶の配向
が段差によって乱れる信号線付近をも遮光するための約
３μｍのマージンＭ2 が必要であるので、開口部の横寸
法は３１μｍしか確保できず、その開口率は４７．１％
と低い。従って、本例のアクティブマトリクス表示パネ
ルにおいては、その開口率が高いため、表示の品位が高
い。また、本例のアクティブマトリクス表示パネルにお
いては、同じ輝度の表示に要する電力が小さく、省電力
化されているので、携帯用ビデオカメラなど、電池を電
力源とする装置に適している。

【００２１】また、信号線２１ａを構成するモリブデン
層は、ＨＢｒ系のＩＴＯ用エッチング液に耐エッチング
性を有するため、画素電極６の下層側に設けても、エッ
チングされないので、製造プロセス上は支障がない。し
かも、上層側層間絶縁膜２７にピンホールなどがあって
も、信号線２１ａに断線が生じることもない。

【００２２】〔実施例２〕図７は本発明の実施例２に係
るドライバ内蔵型液晶表示パネルのアクティブマトリク
スの断面図である。ここで、本例のドライバ内蔵型液晶
表示パネルのアクティブマトリクスの平面図は、図１と
同様に表され、その全体構成については、図１０に示し
たドライバ内蔵型液晶表示パネルと同様であるので、対
応する部分には同符号を付して、それらの説明を省略す
る。

【００２３】図７に示すように、本例のドライバ内蔵型
液晶表示パネルのアクティブマトリクスにおいて、その
画素領域４０ｂに形成されたＴＦＴ８は、液晶表示パネ
ル全体を支持する透明基板９（ガラス基板）の表面側に
多結晶シリコン層２４が形成されており、多結晶シリコ
ン層２４には、真性の多結晶シリコン領域であるチャネ
ル領域２４ａを除いて、ｎ型の不純物としてのリンが導
入されたソース４およびドレイン７が形成されている。
また、ＴＦＴ８の表面側には、シリコン酸化膜からなる
下層側層間絶縁膜４３が堆積されており、下層側層間絶
縁膜４３およびゲート酸化膜２２には第１の接続孔４３
ａが開口されている。また、下層側層間絶縁膜４３の表
面側には、モリブデン層で構成された信号線４１ａが形
成されており、信号線４１ａは第１の接続孔４３ａを介
してＴＦＴ８のソース４に導電接続している。さらに、
下層側層間絶縁膜４３およびゲート酸化膜２２には第２
の接続孔４３ｂも開口されており、下層側層間絶縁膜４
３の表面側には、信号線４１ａと同時形成されたモリブ
デン層で構成された積み上げ電極４９が形成されて、積
み上げ電極４９は第２の接続孔４３ｂを介してＴＦＴ８
のドレイン７に導電接続している。また、下層側層間絶
縁膜４３の表面側には、上層側層間絶縁膜４７が形成さ
れており、この上層側層間絶縁膜４７には第３の接続孔
４７ａが開口されている。また、上層側層間絶縁膜４７
の表面側には、ＩＴＯ層で構成された画素電極４６が形
成されており、画素電極４６は第３の接続孔４７ａを介
して積み上げ電極４９に導電接続している。これによ
り、ドレイン７から画素電極４６に対して電位が印加可
能になっている。

【００２４】また、本例のドライバ内蔵型液晶表示パネ
ルのアクティブマトリクスにおいても、図８に示すよう
に、画素電極４６の端部４６１ａが、それ自身が属する
画素領域４０ｂを画素領域４０ａから区画する信号線４
１ａの上方位置にある。ここで、画素電極４６は上層側
層間絶縁膜４７の上層側に形成されている一方、信号線
４１ａは上層側層間絶縁膜４７の下層側に形成されて、
画素電極４６と信号線４１ａとは上層側層間絶縁膜４７
を介して多層配線構造になっているため、画素電極４６
の端部４６１ａと信号線４１ａとを近接配置しても、こ
れらが短絡することがないので、画素電極４６の形成領
域が広く、その開口率が高い。

【００２５】さらに、本例のアクティブマトリクスにお
いては、実施例１に係るアクティブマトリクスと同様
に、その透明基板９の上に、ビデオ信号を画素領域４０
ｂに時系列的に送出する信号線駆動回路（Ｘ側ドライバ
ー回路）と、ＴＦＴ８をオン・オフ動作するための走査
信号を画素領域４０ｂに送出する走査線駆動回路（Ｙ側
ドライバー回路）が形成されており、これらの信号線駆
動回路および走査線駆動回路に形成されたシフトレジス
タの配線層は、画素領域４０ｂにおいて信号線４１ａの
上層に上層側層間絶縁膜４７が形成されていることを利
用して、図４に示すように、画素領域４０ｂに使用され
ていない膜厚が０．５〜１．０μｍのアルミニウム層
（低抵抗配線層）で、第２の配線層３３および第３の配
線層３４を構成して、配線抵抗の低減が図られている。

【００２６】以上のとおり、本例のアクティブマトリク
ス表示パネルにおいては、信号線４１ａと画素電極４６
とが層間絶縁膜を介する多層構造になっているため、画
素電極４６と信号線４１ａとが短絡することがないの
で、画素電極４６の形成領域を最大限広げて、画素領域
４６の開口率を高めることができる。しかも、画素領信
号線４１ａは遮光性をもつモリブデン層で構成されてい
るため、それ自身で遮光マスクを構成することができる
ので、信号線４１ａ方向において、遮光マスクによる遮
光幅を最小限にして、開口率を向上することができる。
さらに、信号線４１ａを構成するモリブデン層は、耐エ
ッチング性が高いので、製造プロセス上の支障などがな
いことなど、実施例１に係るアクティブマトリクス表示
パネルと同様な効果を奏する。さらには、耐エッチング
性が高いモリブデン層で構成された積み上げ電極４９を
利用して、上層側層間絶縁膜４７に第３の接続孔４７ａ
を形成するときに、ＣＦ₄などを用いたドライエッチン
グを採用しても、積み上げ電極４９によって、ドレイン
７が保護されるので、工程上の自由度も高い。

【００２７】さらに、本例のアクティブマトリクス表示
パネルにおいては、画素電極４６は積み上げ電極４９を
介してＴＦＴ８のドレイン７に導電接続しており、この
積み上げ電極４９を構成しているモリブデン層はＴＦＴ
８のドレイン７を構成するシリコンに対するコンタクト
抵抗がアルミニウムやＩＴＯに比較して低い。たとえ
ば、３μｍ角のコンタクトにおいて、シリコンとＩＴＯ
のコンタクト抵抗は３０〜５０ｋΩであるのに対して、
シリコンとモリブデンのコンタクト抵抗は０．１〜０．
５ｋΩ、モリブデンとＩＴＯのコンタクト抵抗は０．０
１〜０．０２ｋΩである。それ故、電気的特性面が向上
するとともに、第１の接続孔４３ａおよび第２の接続孔
４３ｂは小さくてもよい。また、下層側層間絶縁膜４３
に最小寸法、たとえば、３μｍ角の第２の接続孔４３ｂ
を形成した後に、図８に示すように、ドッグボーン形状
と称せられる多結晶シリコン層２４の拡張部２４１ａ
（ドレイン７）の形状、寸法に合わせて、積み上げ電極
４９を形成してあるので、図９（ａ）に示すように、積
み上げ電極４９に画素電極４６を導電接続するための第
３の接続孔４７ａも３μｍ角で形成することができる。
従って、多結晶シリコン層２４の拡張部２４１ａおよび
積み上げ電極４９の大きさは、３μｍ角の第２の接続孔
４３ｂの大きさに対して２μｍのマージンを両側に加え
ても、７μｍ角で充分である。それ故、下層側層間絶縁
膜４３と上層側層間絶縁膜４７との２層構造にしても、
開口率が犠牲にならない。すなわち、本例のアクティブ
マトリクス表示パネルと異なり、図９（ｂ）に示すよう
に、上層側層間絶縁膜および下層側層間絶縁膜に連通す
る接続孔を形成する場合には、位置合わせ精度を考慮し
て、下層側層間絶縁膜に形成する接続孔４３１ｂの寸法
を上層側層間絶縁膜に形成する接続孔４７１ａの寸法に
比して大きくする必要があるため、上層側層間絶縁膜に
形成する接続孔４７１ａの寸法が３μｍ角であっても、
下層側層間絶縁膜に形成する接続孔４３１ｂの寸法は、
２μｍのマージンを両側に加えて７μｍ角とする必要が
あるため、多結晶シリコン層２４１の拡張部２４１ｂの
大きさは、２μｍのマージンを両側に加えて１１μｍ角
にする必要があるので、開口率が犠牲になるが、本例の
アクティブマトリクス表示パネルにおいては、大きな拡
張部を必要としない。

【００２８】なお、液晶表示パネルの各領域の形状や大
きさなどは、製造すべき液晶表示パネルのサイズ、用途
などによって、所定の条件に設定されるべき性質のもの
であり、限定のないものである。また、耐エッチング性
が高い導電性遮光層としては、モリブデンの他にも、タ
ングステンなども採用することができる。

【００２９】

【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクス表示パネルにおいては、モリブデンなどで構
成された信号線が、下層側層間絶縁膜を介して薄膜トラ
ンジスタのソースに導電接続しているのに対して、画素
電極は上層側層間絶縁膜の表面側に形成されて、信号線
と画素電極とは層間絶縁膜を介する多層構造になってい
ることに特徴を有する。従って、本発明によれば、画素
電極と信号線とが短絡することがないので、画素電極の
端部を信号線に近接配置、特に、画素電極の端部を信号
線の上方位置に配置することできるので、画素領域にお
ける開口率を高めて表示の品位を向上することができ
る。また、信号線の表面側には、上層側層間絶縁膜があ
るため、駆動回路側の配線層は信号線と同時形成せずと
も、上層側層間絶縁膜と同層の層間絶縁膜の表面側に別
の配線材料で形成できるので、画素領域側と駆動回路側
との間で、それぞれの領域に対して適正な配線材料を採
用することができる。従って、信号線を薄い導電性遮光
層で構成して、それ自身を遮光マスクとして利用するこ
とによって、遮光マスクの遮光幅を最小限にして開口率
を高めるなど、表示の品位をさらに向上することができ
る。

【００３０】さらに、画素電極が積み上げ電極を介して
ドレインに導電接続する構造にした場合には、上層側層
間絶縁膜と下層側層間絶縁膜との間で積み上げ電極が中
継するため、下層側層間絶縁膜に形成する接続孔の大き
さを最小寸法にできるので、ドッグボーンと称せられる
多結晶シリコン層の拡張部の大きさも最小寸法でよく、
下層側層間絶縁膜と上層側層間絶縁膜の２層構造にして
も、開口率が犠牲にならない。

【図面の簡単な説明】

【図１】本発明の実施例１に係るドライバ内蔵型液晶表
示パネルのマトリクスアレイの一部を示す平面図であ
る。

【図２】図１のＡ−Ａ′線における断面図である。

【図３】図１のＢ−Ｂ′線における断面図である。

【図４】図１に示すマトリクスアレイと同一基板上に形
成された駆動回路側の一部を示す断面図である。

【図５】図１に示すマトリクスアレイの画素領域におけ
る開口領域を示す説明図である。

【図６】図１に示すマトリクスアレイの画素領域におけ
る開口領域の拡大効果を説明するための従来のマトリク
スアレイの画素領域における開口領域を示す説明図であ
る。

【図７】本発明の実施例１に係るドライバ内蔵型液晶表
示パネルのマトリクスアレイの一部を示す断面図であ
る。

【図８】図７に示すドライバ内蔵型液晶表示パネルのマ
トリクスアレイの一部を示す平面図である。

【図９】（ａ）は図７に示すドライバ内蔵型液晶表示パ
ネルのマトリクスアレイの第２および第３の接続孔の形
成領域周囲を示す説明図、（ｂ）は図９（ａ）に示す第
２および第３の接続孔の形成領域周囲の特徴点を説明す
るための比較例としての接続孔の形成領域周囲の説明図
である。

【図１０】ドライバ内蔵型液晶表示パネルのマトリクス
アレイの全体構成を示すブロック図である。

【図１１】従来のドライバ内蔵型液晶表示パネルのマト
リクスアレイの断面図である。

【符号の説明】

４，３０２，３１２・・・ソース５・・・ゲート電極６，４６・・・画素電極７，３０１，３１１・・・ドレイン８・・・ＴＦＴ（薄膜トランジスタ）１０・・・画素マトリクス１１・・・信号線駆動回路１２・・・走査線駆動回路１３・・・シフトレジスタ部１４・・・サンプルホールド回路部１５・・・ビデオ信号線２０ａ，２０ｂ，４０ａ，４０ｂ・・・画素領域２１ａ，２１ｂ，４１ａ・・・信号線３１ａ，３１ｂ・・・走査線２２・・・ゲート酸化膜２３，４３・・・下層側層間絶縁膜２７，４７・・・上層側層間絶縁膜３０・・・ｐ型ＴＦＴ３１・・・ｎ型ＴＦＴ３２・・・第１の配線層（下層側配線層）３３・・・第２の配線層（低抵抗配線層）３４・・・第３の配線層（低抵抗配線層）３６・・・第２の層間絶縁膜３７・・・第１の層間絶縁膜４９・・・積み上げ電極１３１・・・インバータ１３２・・・クロックドインバータ１３０・・・シフトレジスタ１３３・・・バッファ回路Ｇ11，Ｇ12・・Ｇ21，Ｇ22・・・画素領域Ｔ11，Ｔ12・・Ｔ21，Ｔ22・・・薄膜トランジスタＸ1 ，Ｘ2 ，Ｘ3 ・・・信号線Ｙ1 ，Ｙ2 ・・・走査線

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタのゲート電極に導電接
続する走査線と、その上層側に形成された下層側層間絶
縁膜の表面側で前記下層側層間絶縁膜および前記薄膜ト
ランジスタのゲート絶縁膜に開口された第１の接続孔を
介して前記薄膜トランジスタのソースに導電接続する耐
エッチング性の高い信号線と、によって区画形成された
画素領域には、前記信号線の上層側に形成された上層側層間絶縁膜と、
この上層側層間絶縁膜の表面側において、自身が属する
画素領域を区画形成する信号線の上方位置に端部が近接
する状態に形成され、前記上層側層間絶縁膜，前記下層
側層間絶縁膜および前記ゲート絶縁膜に開口された第２
の接続孔を介して前記薄膜トランジスタのドレインに導
電接続する画素電極と、を有することを特徴とするドラ
イバ内蔵型アクティブマトリクス表示パネル。
【請求項２】薄膜トランジスタのゲート電極に導電接
続する走査線と、その上層側に形成された下層側層間絶
縁膜の表面側で前記下層側層間絶縁膜および前記薄膜ト
ランジスタのゲート絶縁膜に開口された第１の接続孔を
介して前記薄膜トランジスタのソースに導電接続する耐
エッチング性の高い信号線と、によって区画形成された
画素領域には、前記信号線と同層に形成されて前記下層側層間絶縁膜お
よび前記ゲート絶縁膜に開口された第２の接続孔を介し
て前記薄膜トランジスタのドレインに導電接続する積み
上げ電極と、その上層側に形成された上層側層間絶縁膜
と、この上層側層間絶縁膜の表面側において、自身が属
する画素領域を区画形成する信号線の上方位置に端部が
近接する状態に形成され、前記上層側層間絶縁膜に開口
された第３の接続孔を介して前記積み上げ電極に導電接
続する画素電極と、を有することを特徴とするドライバ
内蔵型アクティブマトリクス表示パネル。
【請求項３】請求項１または請求項２において、前記
信号線は、耐エッチング性および遮光性のいずれもが高
い導電性遮光層からなるとともに、前記画素電極の端部
は、前記上層側層間絶縁膜の表面側において、自身が属
する画素領域を区画形成する信号線の直上位置にあっ
て、前記導電性遮光層によって、前記信号線方向の遮光
マスクが構成されていることを特徴とするドライバ内蔵
型アクティブマトリクス表示パネル。
【請求項４】請求項１ないし請求項３のいずれかの項
において、前記信号線および前記走査線を介して前記画
素領域に信号を送出して表示パネルの表示状態を制御す
る信号線駆動回路部および走査線駆動回路部のうちの少
なくとも一方側の駆動回路部側には、前記上層側層間絶
縁膜と同層の第１の層間絶縁膜の表面側に形成され、少
なくとも前記第１の層間絶縁膜を介してその下層側に導
電接続する低抵抗配線層を有することを特徴とするドラ
イバ内蔵型アクティブマトリクス表示パネル。
【請求項５】請求項４において、前記低抵抗配線層を
有する駆動回路部側には、前記下層側層間絶縁膜と同層
の第２の層間絶縁膜の表面側に前記信号線と同層に形成
されて、前記低抵抗配線層と多層配線構造を構成する下
層側配線層を有することを特徴とするドライバ内蔵型ア
クティブマトリクス表示パネル。
【請求項６】請求項４または請求項５において、前記
低抵抗配線層はアルミニウムを主成分とすることを特徴
とするドライバ内蔵型アクティブマトリクス表示パネ
ル。
【請求項７】請求項１ないし請求項６のいずれかの項
において、前記信号線はモリブデンを主成分とすること
を特徴とするドライバ内蔵型アクティブマトリクス表示
パネル。