JPH06349773A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH06349773A JPH06349773A JP14103093A JP14103093A JPH06349773A JP H06349773 A JPH06349773 A JP H06349773A JP 14103093 A JP14103093 A JP 14103093A JP 14103093 A JP14103093 A JP 14103093A JP H06349773 A JPH06349773 A JP H06349773A
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- semiconductor substrate
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- semiconductor integrated
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置を構成する配線のエレク
トロマイグレーション耐性を向上させる。 【構成】 半導体基板１に形成されたｐチャネルＭＯＳ
・ＦＥＴ３と、ＴｉＷからなる下地金属膜１１上にＡｌ
またはＡｌ合金からなる導体膜１３が積層されてなると
ともに、層間絶縁膜９に穿孔された接続孔１０を通じて
ｐチャネルＭＯＳ・ＦＥＴ３の拡散層４に接続された配
線１４とを備える半導体集積回路装置の製造方法であっ
て、下地金属膜１１をスパッタリング法によって堆積す
る際に、半導体基板１の温度を、下地金属膜１１と半導
体基板１との接触面においてシリサイド化が起こる範囲
に設定した。
トロマイグレーション耐性を向上させる。 【構成】 半導体基板１に形成されたｐチャネルＭＯＳ
・ＦＥＴ３と、ＴｉＷからなる下地金属膜１１上にＡｌ
またはＡｌ合金からなる導体膜１３が積層されてなると
ともに、層間絶縁膜９に穿孔された接続孔１０を通じて
ｐチャネルＭＯＳ・ＦＥＴ３の拡散層４に接続された配
線１４とを備える半導体集積回路装置の製造方法であっ
て、下地金属膜１１をスパッタリング法によって堆積す
る際に、半導体基板１の温度を、下地金属膜１１と半導
体基板１との接触面においてシリサイド化が起こる範囲
に設定した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、高速動作が要求される高集積な
半導体集積回路装置に適用して有効な技術に関するもの
である。
製造技術に関し、特に、高速動作が要求される高集積な
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】従来、半導体集積回路装置を構成する配
線の材料には、アルミニウム（Ａｌ）またはＡｌ合金が
使用されていた。
線の材料には、アルミニウム（Ａｌ）またはＡｌ合金が
使用されていた。
【０００３】これは、Ａｌは、抵抗率が低い、ｎ+ 形お
よびｐ+ 形の拡散層とのコンタクト抵抗が低い、成膜・
加工が容易である等、配線材料として使用するのに種々
の優れた特徴を有するからである。
よびｐ+ 形の拡散層とのコンタクト抵抗が低い、成膜・
加工が容易である等、配線材料として使用するのに種々
の優れた特徴を有するからである。
【０００４】ところが、近年、半導体集積回路装置にお
いては、素子集積度の向上要求に伴う配線の微細化や接
続孔のアスペクト比の増大、あるいは配線の微細化や動
作速度の向上要求に伴う配線の電流密度の増加に起因し
て、ストレスマイグレーションやエレクトロマイグレー
ション等によるＡｌ配線の断線不良が問題となってき
た。
いては、素子集積度の向上要求に伴う配線の微細化や接
続孔のアスペクト比の増大、あるいは配線の微細化や動
作速度の向上要求に伴う配線の電流密度の増加に起因し
て、ストレスマイグレーションやエレクトロマイグレー
ション等によるＡｌ配線の断線不良が問題となってき
た。
【０００５】このような問題を解決する手段として、配
線を下地金属膜とＡｌ膜等との積層構造とすることによ
り配線強度を向上させて配線断線不良を防止する技術が
ある。下地金属膜としては、例えばチタンタングステン
（ＴｉＷ）等がある。
線を下地金属膜とＡｌ膜等との積層構造とすることによ
り配線強度を向上させて配線断線不良を防止する技術が
ある。下地金属膜としては、例えばチタンタングステン
（ＴｉＷ）等がある。
【０００６】しかし、この技術においては、下地金属膜
を半導体基板に形成された拡散層に直接接続した場合、
接触抵抗が高くなり、半導体集積回路装置の動作速度の
向上を阻害する問題がある。
を半導体基板に形成された拡散層に直接接続した場合、
接触抵抗が高くなり、半導体集積回路装置の動作速度の
向上を阻害する問題がある。
【０００７】そこで、半導体基板上にＴｉＷ等からなる
下地金属膜を形成した後、半導体基板をアニール炉内に
収容し、炉内のガスをパージした状態で所定温度に設定
してアニール処理を行うことにより、下地金属膜と半導
体基板との接触界面にシリサイド層を形成し、その接触
抵抗を低下させる方法がある。
下地金属膜を形成した後、半導体基板をアニール炉内に
収容し、炉内のガスをパージした状態で所定温度に設定
してアニール処理を行うことにより、下地金属膜と半導
体基板との接触界面にシリサイド層を形成し、その接触
抵抗を低下させる方法がある。
【０００８】なお、電極配線技術については、例えば株
式会社オーム社、昭和５９年１１月３０日発行、「ＬＳ
Ｉハンドブック」Ｐ２７５〜Ｐ２９１に記載があり、シ
リサイド形成技術等について説明されている。
式会社オーム社、昭和５９年１１月３０日発行、「ＬＳ
Ｉハンドブック」Ｐ２７５〜Ｐ２９１に記載があり、シ
リサイド形成技術等について説明されている。
【０００９】
【発明が解決しようとする課題】ところが、下地金属膜
形成処理後にアニール処理を行う上記従来の技術におい
ては、以下の問題があることを本発明者は見い出した。
形成処理後にアニール処理を行う上記従来の技術におい
ては、以下の問題があることを本発明者は見い出した。
【００１０】第１に、アニール処理に際して、ＴｉＷ等
からなる下地金属膜の表面においてＴｉが選択的に酸化
されることにより、Ｔｉが上層のＡｌ膜に拡散すること
ができなくなる結果、エレクトロマイグレーション耐性
が劣化する問題があった。
からなる下地金属膜の表面においてＴｉが選択的に酸化
されることにより、Ｔｉが上層のＡｌ膜に拡散すること
ができなくなる結果、エレクトロマイグレーション耐性
が劣化する問題があった。
【００１１】第２に、アニール処理に際してアニール炉
内への空気の巻き込みを防止するためにパージ時間を充
分に取る必要があるので、半導体集積回路装置の製造処
理時間が増大する問題があった。
内への空気の巻き込みを防止するためにパージ時間を充
分に取る必要があるので、半導体集積回路装置の製造処
理時間が増大する問題があった。
【００１２】本発明は上記課題に着目してなされたもの
であり、その目的は、半導体集積回路装置を構成する配
線のエレクトロマイグレーション耐性を向上させること
のできる技術を提供することにある。
であり、その目的は、半導体集積回路装置を構成する配
線のエレクトロマイグレーション耐性を向上させること
のできる技術を提供することにある。
【００１３】本発明の他の目的は、下地金属膜と所定の
導体膜との積層構造の配線を有する半導体集積回路装置
の製造処理時間を短縮することのできる技術を提供する
ことにある。
導体膜との積層構造の配線を有する半導体集積回路装置
の製造処理時間を短縮することのできる技術を提供する
ことにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１６】すなわち、請求項１記載の発明は、半導体
基板に形成された所定の半導体層を構成部とする半導体
集積回路素子と、前記半導体基板上に堆積された絶縁膜
上に形成され、ＴｉＷ、ＴｉＭｏ、ＺｒＷ、ＺｒＭｏ、
ＨｆＷまたはＨｆＭｏからなる下地金属膜上にＡｌまた
はＡｌ合金からなる導体膜が積層されてなるとともに、
前記絶縁膜に穿孔された接続孔を通じて前記所定の半導
体層に接続された配線とを備える半導体集積回路装置の
製造方法であって、前記下地金属膜をスパッタリング法
によって堆積する際に、前記半導体基板の温度を、前記
下地金属膜と前記半導体基板との接触面においてシリサ
イド化が起こる範囲に設定する半導体集積回路装置の製
造方法とするものである。
基板に形成された所定の半導体層を構成部とする半導体
集積回路素子と、前記半導体基板上に堆積された絶縁膜
上に形成され、ＴｉＷ、ＴｉＭｏ、ＺｒＷ、ＺｒＭｏ、
ＨｆＷまたはＨｆＭｏからなる下地金属膜上にＡｌまた
はＡｌ合金からなる導体膜が積層されてなるとともに、
前記絶縁膜に穿孔された接続孔を通じて前記所定の半導
体層に接続された配線とを備える半導体集積回路装置の
製造方法であって、前記下地金属膜をスパッタリング法
によって堆積する際に、前記半導体基板の温度を、前記
下地金属膜と前記半導体基板との接触面においてシリサ
イド化が起こる範囲に設定する半導体集積回路装置の製
造方法とするものである。
【００１７】
【作用】上記した請求項１記載の発明によれば、例えば
ＴｉＷ等からなる下地導体膜をスパッタリング法によっ
て堆積する際にシリサイド化処理を施すことにより、下
地導体膜が高真空状態で加熱されるので、下地導体膜の
表面におけるＴｉ等の酸化を防止することが可能とな
る。このため、配線のエレクトロマイグレーション耐性
を向上させることが可能となる。
ＴｉＷ等からなる下地導体膜をスパッタリング法によっ
て堆積する際にシリサイド化処理を施すことにより、下
地導体膜が高真空状態で加熱されるので、下地導体膜の
表面におけるＴｉ等の酸化を防止することが可能とな
る。このため、配線のエレクトロマイグレーション耐性
を向上させることが可能となる。
【００１８】また、下地導体膜をスパッタリング法によ
って堆積する際に同時にシリサイド化処理のためのアニ
ール処理を行うことにより、アニール炉内のガスをパー
ジする処理等のような従来行われていた時間のかかる処
理工程を削減することができるので、半導体集積回路装
置の製造処理時間を大幅に短縮することが可能となる。
って堆積する際に同時にシリサイド化処理のためのアニ
ール処理を行うことにより、アニール炉内のガスをパー
ジする処理等のような従来行われていた時間のかかる処
理工程を削減することができるので、半導体集積回路装
置の製造処理時間を大幅に短縮することが可能となる。
【００１９】
【実施例】図１〜図３は本発明の一実施例である半導体
集積回路装置の製造工程中における半導体基板の要部断
面図、図４は下地導体膜の堆積工程時における熱処理温
度と接触抵抗との関係を示すグラフ図である。
集積回路装置の製造工程中における半導体基板の要部断
面図、図４は下地導体膜の堆積工程時における熱処理温
度と接触抵抗との関係を示すグラフ図である。
【００２０】以下、本実施例の半導体集積回路装置の製
造方法を図１〜図３によって説明する。なお、図１〜図
３は、例えばＣＭＯＳ（Complimentary MOS)回路の要部
を示している。
造方法を図１〜図３によって説明する。なお、図１〜図
３は、例えばＣＭＯＳ（Complimentary MOS)回路の要部
を示している。
【００２１】図１に示す半導体基板１は、例えばｎ形シ
リコン（Ｓｉ）単結晶からなり、そのフィールド絶縁膜
２に囲まれた素子形成領域には、例えばＬＤＤ（Lightl
y Doped Drain)構造のｐチャネルＭＯＳ・ＦＥＴ（以
下、単にｐＭＯＳという）３が形成されている。
リコン（Ｓｉ）単結晶からなり、そのフィールド絶縁膜
２に囲まれた素子形成領域には、例えばＬＤＤ（Lightl
y Doped Drain)構造のｐチャネルＭＯＳ・ＦＥＴ（以
下、単にｐＭＯＳという）３が形成されている。
【００２２】ｐＭＯＳ３は、半導体基板１の上部に形成
された一対の拡散層（所定の半導体層）４，４と、半導
体基板１上に形成されたゲート絶縁膜５と、ゲート絶縁
膜５上に形成されたゲート電極６とを有している。
された一対の拡散層（所定の半導体層）４，４と、半導
体基板１上に形成されたゲート絶縁膜５と、ゲート絶縁
膜５上に形成されたゲート電極６とを有している。
【００２３】拡散層４には、例えばｐ形不純物であるホ
ウ素等が導入されている。
ウ素等が導入されている。
【００２４】フィールド絶縁膜２およびゲート絶縁膜５
は、例えば二酸化ケイ素（ＳｉＯ2）からなる。なお、
フィールド絶縁膜２の下層には、チャネルストッパ領域
７ｎが形成されている。チャネルストッパ領域７ｎに
は、例えばｎ形不純物であるリン等が導入されている。
は、例えば二酸化ケイ素（ＳｉＯ2）からなる。なお、
フィールド絶縁膜２の下層には、チャネルストッパ領域
７ｎが形成されている。チャネルストッパ領域７ｎに
は、例えばｎ形不純物であるリン等が導入されている。
【００２５】ゲート電極６は、例えばドープトポリシリ
コン等からなる導体膜６ａと、例えばタングステンシリ
サイド（ＷＳｉ2 ）等からなる導体膜６ｂとが下層から
順に積層されて構成されている。ゲート幅は、例えば0.
８μｍ程度である。
コン等からなる導体膜６ａと、例えばタングステンシリ
サイド（ＷＳｉ2 ）等からなる導体膜６ｂとが下層から
順に積層されて構成されている。ゲート幅は、例えば0.
８μｍ程度である。
【００２６】なお、図１の４ａはｐ形の半導体領域を示
している。また、８はスペーサ絶縁膜を示している。ス
ペーサ絶縁膜８は、例えばＳｉＯ2 からなる。
している。また、８はスペーサ絶縁膜を示している。ス
ペーサ絶縁膜８は、例えばＳｉＯ2 からなる。
【００２７】まず、本実施例においては、このような半
導体基板１上に、図２に示すように、ＨｉＳＯ（High-t
emperature Inorgnic Oxidation)膜とＢＰＳＧ(Boro Ph
ospho Silicate Glass) 膜とからなる層間絶縁膜９を形
成した後、その層間絶縁膜９に拡散層４に達する接続孔
１０を穿孔する。
導体基板１上に、図２に示すように、ＨｉＳＯ（High-t
emperature Inorgnic Oxidation)膜とＢＰＳＧ(Boro Ph
ospho Silicate Glass) 膜とからなる層間絶縁膜９を形
成した後、その層間絶縁膜９に拡散層４に達する接続孔
１０を穿孔する。
【００２８】続いて、この半導体基板１をスパッタリン
グ装置（図示せず）の処理室内に収容した後、半導体基
板１上に、例えば１０〜６０ａｔｍ％程度のチタン（Ｔ
ｉ）を含むチタンタングステン（ＴｉＷ）合金からなる
下地金属膜１１を堆積する。
グ装置（図示せず）の処理室内に収容した後、半導体基
板１上に、例えば１０〜６０ａｔｍ％程度のチタン（Ｔ
ｉ）を含むチタンタングステン（ＴｉＷ）合金からなる
下地金属膜１１を堆積する。
【００２９】この際、本実施例においては、半導体基板
１の温度を、例えば６００℃〜７００℃程度に制御する
ことにより、下地金属膜１１と半導体基板１との接触界
面にＴｉ−Ｗ−Ｓｉからなるシリサイド層１２を形成す
る。
１の温度を、例えば６００℃〜７００℃程度に制御する
ことにより、下地金属膜１１と半導体基板１との接触界
面にＴｉ−Ｗ−Ｓｉからなるシリサイド層１２を形成す
る。
【００３０】すなわち、本実施例においては、下地導体
膜１１をスパッタリング法によって半導体基板１上に堆
積する際、同時に、高真空状態中において、下地金属膜
１１と拡散層４との間にシリサイド層１２を形成してし
まう。
膜１１をスパッタリング法によって半導体基板１上に堆
積する際、同時に、高真空状態中において、下地金属膜
１１と拡散層４との間にシリサイド層１２を形成してし
まう。
【００３１】これにより、下地金属膜１１の表面におけ
るＴｉ等の酸化を防止することができるので、配線のエ
レクトロマイグレーション耐性を向上させることができ
る。また、アニール炉内のガスをパージする処理等のよ
うな時間のかかる処理工程を削減することができる。
るＴｉ等の酸化を防止することができるので、配線のエ
レクトロマイグレーション耐性を向上させることができ
る。また、アニール炉内のガスをパージする処理等のよ
うな時間のかかる処理工程を削減することができる。
【００３２】その後、下地導体膜１１上に、例えばアル
ミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体
膜をスパッタリング法等によって堆積した後、その導体
膜および下地金属膜１１を所定のエッチング法等によっ
てパターニングすることにより、図３に示すように、下
地金属膜１１と導体膜１３とが積層されてなる配線１４
を形成する。
ミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体
膜をスパッタリング法等によって堆積した後、その導体
膜および下地金属膜１１を所定のエッチング法等によっ
てパターニングすることにより、図３に示すように、下
地金属膜１１と導体膜１３とが積層されてなる配線１４
を形成する。
【００３３】その後、配線１４および層間絶縁膜９の上
層に、例えばＳｉＯ2 膜と窒化ケイ素（Ｓｉ3 Ｎ4)膜と
からなる表面保護膜１５を、例えばプラズマＣＶＤ法に
よって堆積して半導体集積回路装置製造のウエハプロセ
スを終了する。
層に、例えばＳｉＯ2 膜と窒化ケイ素（Ｓｉ3 Ｎ4)膜と
からなる表面保護膜１５を、例えばプラズマＣＶＤ法に
よって堆積して半導体集積回路装置製造のウエハプロセ
スを終了する。
【００３４】次に、ＴｉＷのデポ温度とｐ＋コンタクト
抵抗との関係を図４に示す。図４に示すように、デポ温
度が高くなるにつれてコンタクト抵抗が低下することが
判る。特に、例えば６００℃以上では、コンタクト抵抗
が大幅に低減していることが判る。
抵抗との関係を図４に示す。図４に示すように、デポ温
度が高くなるにつれてコンタクト抵抗が低下することが
判る。特に、例えば６００℃以上では、コンタクト抵抗
が大幅に低減していることが判る。
【００３５】一方、本発明者の研究によれば、アニール
温度を７５０℃以上とすると、シリサイド層１２に直径
数十ｎｍ程度の不均一な結晶粒が観測された。この場合
の試料の断面を透過電子顕微鏡等によって観測した結
果、接続孔１０の周辺のｐ+ 形の拡散層４に強い歪が観
測され、それが原因でｐ+ 形の拡散層４と半導体基板１
との接合部が破壊される場合があることが判明した。
温度を７５０℃以上とすると、シリサイド層１２に直径
数十ｎｍ程度の不均一な結晶粒が観測された。この場合
の試料の断面を透過電子顕微鏡等によって観測した結
果、接続孔１０の周辺のｐ+ 形の拡散層４に強い歪が観
測され、それが原因でｐ+ 形の拡散層４と半導体基板１
との接合部が破壊される場合があることが判明した。
【００３６】また、本実施例においては、下地金属膜１
１のＴｉの量を、スパッタリング装置の違い等により若
干その値が異なるが、１０〜６０ａｔｍ％程度とした。
その理由は、次のような発明者の研究結果による。
１のＴｉの量を、スパッタリング装置の違い等により若
干その値が異なるが、１０〜６０ａｔｍ％程度とした。
その理由は、次のような発明者の研究結果による。
【００３７】まず、Ｔｉの量を１０ａｔｍ％以下とする
と、下地金属膜１１と拡散層４との接触部に充分なシリ
サイド層１２が形成されず、接触抵抗も余り低くならな
かった。
と、下地金属膜１１と拡散層４との接触部に充分なシリ
サイド層１２が形成されず、接触抵抗も余り低くならな
かった。
【００３８】一方、下地金属膜１１と拡散層４との接触
抵抗が充分低下した場合において、下地金属膜１１を除
去し、シリサイド層１２をエックス線マイクロアナライ
ザで分析したところ、ＴｉとＷとのモル比は、約６対４
であった。この結果から、６０ａｔｍ％程度以下のＴｉ
を含むＴｉＷならば良好なシリサイド層１２を形成でき
ることが判る。
抵抗が充分低下した場合において、下地金属膜１１を除
去し、シリサイド層１２をエックス線マイクロアナライ
ザで分析したところ、ＴｉとＷとのモル比は、約６対４
であった。この結果から、６０ａｔｍ％程度以下のＴｉ
を含むＴｉＷならば良好なシリサイド層１２を形成でき
ることが判る。
【００３９】なお、このアニール温度や下地導体膜１１
の原子量等の設定理由およびＴｉＷ等を用いて形成され
たシリサイド層１２の特徴等については、先に出願した
特願平４−１２５１５７号に記載があり、その記載をも
って本願の一部となす。
の原子量等の設定理由およびＴｉＷ等を用いて形成され
たシリサイド層１２の特徴等については、先に出願した
特願平４−１２５１５７号に記載があり、その記載をも
って本願の一部となす。
【００４０】このように、本実施例によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００４１】すなわち、ＴｉＷ等からなる下地金属膜１
１をスパッタリング法によって堆積する際にシリサイド
化処理を施すことにより、下地金属膜１１が高真空状態
で加熱されるので、下地金属膜１１の表面におけるＴｉ
等の酸化を防止することが可能となる。このため、配線
１４のエレクトロマイグレーション耐性を向上させるこ
とが可能となる。したがって、半導体集積回路装置の信
頼性および歩留りを向上させることが可能となる。
１をスパッタリング法によって堆積する際にシリサイド
化処理を施すことにより、下地金属膜１１が高真空状態
で加熱されるので、下地金属膜１１の表面におけるＴｉ
等の酸化を防止することが可能となる。このため、配線
１４のエレクトロマイグレーション耐性を向上させるこ
とが可能となる。したがって、半導体集積回路装置の信
頼性および歩留りを向上させることが可能となる。
【００４２】また、下地金属膜１１をスパッタリング法
によって堆積する際に同時にシリサイド化処理を施すこ
とにより、アニール炉内のガスをパージする処理等のよ
うな従来行われていた時間のかかる処理工程を削減する
ことができるので、半導体集積回路装置の製造処理時間
を大幅に短縮することが可能となる。したがって、信頼
性の高い半導体集積回路装置を従来よりも短時間で製造
することが可能となる。
によって堆積する際に同時にシリサイド化処理を施すこ
とにより、アニール炉内のガスをパージする処理等のよ
うな従来行われていた時間のかかる処理工程を削減する
ことができるので、半導体集積回路装置の製造処理時間
を大幅に短縮することが可能となる。したがって、信頼
性の高い半導体集積回路装置を従来よりも短時間で製造
することが可能となる。
【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４４】例えば前記実施例においては、下地金属膜
としてＴｉＷを用いた場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えばＴ
ｉＷの代わりにＴｉＭｏ、ＺｒＷ、ＺｒＭｏ、ＨｆＷま
たはＨｆＭｏのいずれかを用いても良い。この場合はデ
ポ温度をシリサイド化が起こる範囲とすれば良い。
としてＴｉＷを用いた場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えばＴ
ｉＷの代わりにＴｉＭｏ、ＺｒＷ、ＺｒＭｏ、ＨｆＷま
たはＨｆＭｏのいずれかを用いても良い。この場合はデ
ポ温度をシリサイド化が起こる範囲とすれば良い。
【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばバイポーラトランジスタを有する半導体集積
回路装置、ＢｉＣ−ＭＯＳまたはＳＢＤ（Schottky Bar
rier Diode）を有する半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるＭＯＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばバイポーラトランジスタを有する半導体集積
回路装置、ＢｉＣ−ＭＯＳまたはＳＢＤ（Schottky Bar
rier Diode）を有する半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。
【００４６】本発明を、ＳＢＤを有する半導体集積回路
装置に適用した場合、ＳＢＤを構成する拡散層が半導体
層に該当し、シリサイド層は、その拡散層とショットキ
電極との間に形成される。そして、この場合は、前記第
１の金属膜のシリサイド層が良好なＳＢＤ特性を示す。
その上、配線接続と同時にシリサイド層を形成できるの
で、製造の簡略化が可能となる。
装置に適用した場合、ＳＢＤを構成する拡散層が半導体
層に該当し、シリサイド層は、その拡散層とショットキ
電極との間に形成される。そして、この場合は、前記第
１の金属膜のシリサイド層が良好なＳＢＤ特性を示す。
その上、配線接続と同時にシリサイド層を形成できるの
で、製造の簡略化が可能となる。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４８】すなわち、前記した請求項１記載の発明に
よれば、例えばＴｉＷ等からなる下地導体膜をスパッタ
リング法によって堆積する際に同時にシリサイド化処理
を施すことにより、下地導体膜が高真空状態で加熱され
るので、下地導体膜の表面におけるＴｉ等の酸化を防止
することが可能となる。このため、配線のエレクトロマ
イグレーション耐性を向上させることが可能となる。し
たがって、半導体集積回路装置の信頼性および歩留りを
向上させることが可能となる。
よれば、例えばＴｉＷ等からなる下地導体膜をスパッタ
リング法によって堆積する際に同時にシリサイド化処理
を施すことにより、下地導体膜が高真空状態で加熱され
るので、下地導体膜の表面におけるＴｉ等の酸化を防止
することが可能となる。このため、配線のエレクトロマ
イグレーション耐性を向上させることが可能となる。し
たがって、半導体集積回路装置の信頼性および歩留りを
向上させることが可能となる。
【００４９】また、下地導体膜をスパッタリング法によ
って堆積する際に同時にシリサイド化処理を施すことに
より、アニール炉内のガスをパージする処理等のような
従来行われていた時間のかかる処理工程を削減すること
ができるので、半導体集積回路装置の製造処理時間を大
幅に短縮することが可能となる。したがって、信頼性の
高い半導体集積回路装置を従来よりも短時間で製造する
ことが可能となる。
って堆積する際に同時にシリサイド化処理を施すことに
より、アニール炉内のガスをパージする処理等のような
従来行われていた時間のかかる処理工程を削減すること
ができるので、半導体集積回路装置の製造処理時間を大
幅に短縮することが可能となる。したがって、信頼性の
高い半導体集積回路装置を従来よりも短時間で製造する
ことが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図４】下地導体膜の堆積工程時における熱処理温度と
接触抵抗との関係を示すグラフ図である。
接触抵抗との関係を示すグラフ図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐチャネルＭＯＳ・ＦＥＴ（半導体集積回路素子） ４ 拡散層（半導体層） ４ａ 半導体領域 ５ ゲート絶縁膜 ６ ゲート電極 ６ａ 導体膜 ６ｂ 導体膜 ７ｎ チャネルストッパ領域 ８ スペーサ絶縁膜 ９ 層間絶縁膜 １０ 接続孔 １１ 下地金属膜 １２ シリサイド層 １３ 導体膜 １４ 配線 １５ 表面保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｍ 7514−4Ｍ Ｎ (72)発明者 岡 保志 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 春田 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】 半導体基板に形成された所定の半導体層
を構成部とする半導体集積回路素子と、前記半導体基板
上に堆積された絶縁膜上に形成され、ＴｉＷ、ＴｉＭ
ｏ、ＺｒＷ、ＺｒＭｏ、ＨｆＷまたはＨｆＭｏからなる
下地導体膜上にＡｌまたはＡｌ合金からなる導体膜が積
層されてなるとともに、前記絶縁膜に穿孔された接続孔
を通じて前記所定の半導体層に接続された配線とを備え
る半導体集積回路装置の製造方法であって、前記下地導
体膜をスパッタリング法によって堆積する際に、前記半
導体基板の温度を、前記下地導体膜と前記半導体基板と
の接触面においてシリサイド化が起こる範囲に設定する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記下地導体膜を１０〜６０ａｔｍ％の
Ｔｉを含むＴｉＷ合金膜とし、前記温度を６００℃〜７
００℃としたことを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項３】 前記半導体層をＭＯＳ・ＦＥＴの拡散層
としたことを特徴とする請求項１または２記載の半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14103093A JPH06349773A (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14103093A JPH06349773A (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349773A true JPH06349773A (ja) | 1994-12-22 |
Family
ID=15282588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14103093A Withdrawn JPH06349773A (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349773A (ja) |
-
1993
- 1993-06-14 JP JP14103093A patent/JPH06349773A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |