JPH06348869A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２値データに関するメモリアクセス動作を含
むデータ処理動作の高速処理が可能な情報処理装置を提
供する。 【構成】 データメモリインタフェース部６に近傍読出
し命令コードを格納したデータパケットが入力される
と、複数の画素データからなるｎ個のメモリデータの各
最下位ビットがメモリアクセス部１２によりデータメモ
リ７から逐次読出されて、最下位ビット値ＬＢにしてマ
ルチプレクサ１３を介してレジスタ１４に与えられる。
前述の読出終了に応じてレジスタ１４にはｎビットから
なるデータが格納されて、該データはパケット生成出力
部１５を介して情報処理部へ出力されここで演算処理さ
れる。したがって、情報処理部によるｎ個の２値データ
の読出が該情報処理部によるメモリ７の１回のアクセス
動作で終了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は情報処理装置に関し、
特に、２値レベルを有するデータを処理する情報処理装
置に関する。

【０００２】

【従来の技術】一般に画像処理では、大量の画像データ
を連続的に処理する必要があるので、その処理のために
データ駆動型情報処理装置を採用することが望ましい。
データ駆動型情報処理装置は、非ノイマン型計算機の一
種であり、実行可能になったデータから処理を行なう。
そのためデータの入力順序に関係なくプログラムを実行
できるので並列にデータ処理を行なうことができる。そ
れにより、データ駆動型情報処理装置は、ノイマン型計
算機に比較し高速な処理が可能という特徴を有する。

【０００３】図６は、従来および本発明の一実施例に適
用されるデータ駆動型情報処理装置の構成図である。図
７は、図６に示された情報処理装置で処理されるデータ
パケットのフィールド構成図である。

【０００４】図７のデータパケットＰＡは行先情報が格
納される行先フィールドＦ１、命令コードが格納される
命令フィールドＦ２、データ１が格納されるデータフィ
ールドＦ３およびデータ２が格納されるデータフィール
ドＦ４からなる。

【０００５】図６のデータ駆動型情報処理装置は入出力
制御部１、プログラム記憶部２、対データ検出部３、お
よび演算処理部４からなる情報処理部および拡張データ
記憶部５を含む。入出力制御部１は該情報処理装置外
部、演算処理部４または拡張データ記憶部５から与えら
れるデータパケットＰＡを入力し一時的に記憶し、その
データパケットの内容に基づいて、該データパケットを
該情報処理装置外部、またはプログラム記憶部２へ選択
的に出力する。

【０００６】プログラム記憶部２はデータフロープログ
ラムを記憶する。プログラム記憶部２の記憶内容の一部
が図８に示される。このプログラム記憶部２は、与えら
れるデータパケットＰＡを入力し、該入力パケットＰＡ
の行先情報に基づくアドレス指定によって、図８に示さ
れるように、次位の行先情報および次位の命令コードを
読出し、それらの行先情報および命令コードを該入力デ
ータパケットＰＡの行先フィールドＦ１および命令フィ
ールドＦ２にそれぞれ格納し該入力パケットＰＡを出力
する。

【０００７】対データ検出部３は、プログラム記憶部２
から出力されるデータパケットＰＡの待合わせを行な
う。すなわち、対データ検出部３は与えられるデータパ
ケットＰＡを入力しその命令コードが単項演算命令コー
ドであるとき該入力パケットＰＡをそのまま出力し、２
項演算命令コードであるとき行先情報が一致する異なる
２つのデータパケットＰＡの検出を行なう。行先情報が
一致する２つのデータパケットＰＡが検出されると、両
データパケットのうちの一方のデータパケットＰＡのフ
ィールドＦ３に格納されたデータ１を他方のデータパケ
ットのフィールドＦ４にデータ２にして格納し、この他
方のデータパケットＰＡを出力する。

【０００８】演算処理部４は、与えられるデータパケッ
トを入力し、該入力パケットＰＡのフィールドＦ２に格
納された命令コードを解読し、その解読結果に基づいて
該入力パケットＰＡのフィールドＦ３またはＦ４に格納
されたデータ１またはデータ２を演算処理し、その演算
結果を該入力パケットＰＡのフィールドＦ３に格納し該
入力パケットを出力する。

【０００９】拡張データ記憶部５はデータメモリインタ
フェース部６および該情報処理装置で処理するデータを
記憶するデータメモリ７を含む。インタフェース部６は
入出力制御部１から与えられるデータパケットＰＡを入
力し、該入力パケットの内容に基づいてデータメモリ７
をアクセスし、そのアクセス結果を該入力パケットに格
納して、該入力パケットを入出力制御部１に出力する。
入出力制御部１は、データメモリインタフェース部６か
ら与えられるデータパケットを入力し、応じて該入力パ
ケットをプログラム記憶部２へ出力する。

【００１０】図９には、データメモリインタフェース部
６の従来のブロック構成が示される。また、このデータ
駆動型情報処理装置において、データメモリ７をアクセ
スするための命令には、 （１）ＩＳＥＬ…４バイトデータを読出す命令 （２）ＳＳＥＬ…２バイトデータを読出す命令 （３）ＣＳＥＬ…１バイトデータを読出す命令 （４）ＩＲＥＰ…４バイトデータを書込む命令 （５）ＳＲＥＰ…２バイトデータを書込む命令 （６）ＣＲＥＰ…１バイトデータを書込む命令 の６種類の命令が含まれる。以下、これらの命令をＤＩ
Ｆ命令と呼ぶ。ＩＳＥＬ命令、ＳＳＥＬ命令およびＣＳ
ＥＬ命令は引数としてアドレスデータを必要とする。Ｉ
ＲＥＰ命令、ＳＲＥＰ命令およびＣＲＥＰ命令は引数と
してアドレスデータおよび書込まれるべきデータを必要
とする。図７のデータパケットＰＡに上述したＤＩＦ命
令が命令コードとして格納されるとき、対応のデータフ
ィールドＦ３にはアドレスデータがデータ１として格納
され、書込むべきデータはデータフィールドＦ４にデー
タ２として格納される。

【００１１】図９を参照して、データメモリインタフェ
ース部６は入出力制御部１から与えられるデータパケッ
トＰＡを入力して出力するパケット入力部２０、メモリ
アクセス部２１およびメモリアクセス部２１から出力さ
れるデータパケットを入力し入出力制御部１に出力する
パケット生成出力部２２を含む。入出力制御部１は上述
したＤＩＦ命令を格納したデータパケットＰＡを入力す
ると拡張データ記憶部５に与える。データメモリインタ
フェース部６のパケット入力部２０はＤＩＦ命令を格納
したデータパケットＰＡを入力しメモリアクセス部２１
に出力する。メモリアクセス部２１は該入力パケットの
命令コードがＩＳＥＬ、ＳＳＥＬおよびＣＳＥＬのいず
れかであれば、該入力パケットのデータフィールドＦ３
の内容（アドレスａｄ）を読出し、読出されたアドレス
ａｄに基づいてデータメモリ７からデータを読出す。読
出されたデータｄｄは該入力パケットのフィールドＦ３
に格納されて、該入力パケットがパケット生成出力部２
２へ出力される。一方、メモリアクセス部２１に与えら
れるデータパケットＰＡ中の命令コードがＩＲＥＰ、Ｓ
ＲＥＰおよびＣＲＥＰのいずれかであれば、メモリアク
セス部２１は該入力パケットＰＡのデータフィールドＦ
３の内容（アドレスａｄ）およびデータフィールドＦ４
の内容（データｄｄ）を読出し、読出されたアドレスａ
ｄに基づいてデータメモリ７に読出されたデータｄｄを
書込む。書込終了後、メモリアクセス部２１は該入力パ
ケットを出力部２２に出力する。

【００１２】以上のようにして、該情報処理装置に入力
されたデータパケットＰＡは入出力制御部１、プログラ
ム記憶部２、対データ検出部３、演算処理部４を通り、
また、入出力制御部１を通って、プログラム記憶部２に
戻る。このサイクルを繰返して、プログラム記憶部２に
予めストアされたデータフロープログラムに従う演算が
遂行される。演算終了時には、入出力制御部１から演算
結果を格納したデータパケットが出力される。また、デ
ータメモリ７に対しての入出力命令（ＤＩＦ命令）を格
納したデータパケットＰＡが生じたときは、入出力制御
部１により該データパケットＰＡがデータメモリインタ
フェース部６に与えられ、拡張データ記憶部５で前述し
たような処理が行なわれた後、処理結果を格納したデー
タパケットが入出力制御部１に戻り、プログラム記憶部
２へと流れていく。

【００１３】上述したようなデータ駆動型情報処理装置
において、２値データを入力し、所定演算処理し、出力
する動作が行なわれる場合を想定する。この処理動作の
一例として、画像データ処理の一種である８近傍の膨脹
処理がある。この８近傍の膨脹処理とは、データメモリ
７（画像メモリに相当する）上に二次元に展開された複
数個の画素データ（０または１の２値データ）中の特定
画素データに注目し、この注目画素データの上、下、
左、右、斜めの各方向に隣接する８個の画素データと該
注目画素データとの値すべてが０であるとき出力値を０
とし、それ以外のとき出力値を１とするような処理であ
る。

【００１４】図１０は、この発明の一実施例による８近
傍の膨脹処理において画像メモリからのデータの読出順
序を模式的に示す図である。図１０を参照して０〜８は
画素データの読出順序を示す。図１０において０番の画
素データに着目して８近傍の膨脹処理が行なわれると
き、０番のデータ読出→１番のデータ読出→０番データ
と１番データの論理和演算→２番のデータ読出→２番デ
ータと直前の論理和演算結果との論理和演算→３番のデ
ータ読出→３番のデータと直前の論理和演算結果との論
理和演算→…→８番のデータと直前の論理和演算結果と
の論理和演算→出力というように、この処理には画像メ
モリ（データメモリ７）の値を読取るために合計９回の
メモリアクセス（情報処理部と拡張データ記憶部５との
データの入出力動作）が必要であり、また読出されたそ
れらの値の論理和の計算について合計８回の演算処理部
４における演算処理動作が必要とされる。

【００１５】

【発明が解決しようとする課題】しかしながら、上述の
メモリアクセス動作においては複数ビットを１単位とし
て読書き動作が行なわれるために、画素データ（２値デ
ータ）のように値が０か１の１ビット情報であっても複
数ビット分の読書き動作が行なわれてしまい、またデー
タパケットＰＡもデータフィールドＦ３またはＦ４にお
いて複数ビット幅が消費される。これは本来は必要とさ
れない余分なデータの入出力が行なわれていることにな
り、情報処理装置におけるデータ流量を必要以上に増加
させ、さらにプログラム実行期間が長期化し、高速演算
処理が妨げられるという問題があった。

【００１６】それゆえにこの発明の目的は、２値データ
に関するメモリアクセス動作を含むデータ処理動作の高
速化を図ることの可能な情報処理装置を提供することで
ある。

【００１７】

【課題を解決するための手段】この発明に係る情報処理
装置は記憶部と、記憶部に格納されたデータを処理する
情報処理部とを備える。記憶部は、複数個の２値データ
からなるメモリデータをアドレス対応で予め複数個記憶
した記憶手段と、情報処理部から与えられるアドレスデ
ータおよび所定命令の入力に応答して、この所定命令お
よびアドレスデータに基づくアドレス指定により記憶手
段からメモリデータを連続して複数個アクセスするコン
トローラと、このコントローラによりアクセスされた各
メモリデータ中から所定の２値データを抽出してアクセ
スデータを生成する生成手段とを備えて構成される。情
報処理部は、前述の生成手段により生成されたアクセス
データを入力して演算処理する演算手段を備える。

【００１８】

【作用】この発明に係る情報処理装置では、情報処理部
が記憶部にアドレスデータおよび所定命令を１回与えれ
ば、コントローラおよび生成手段により従来、複数回行
なわれていた情報処理部による記憶部のアクセス動作お
よび情報処理部における演算動作が、それぞれ１回に短
縮される。

【００１９】

【実施例】以下、この発明の一実施例について図面を参
照しながら詳細に説明する。なお、本実施例に係るデー
タ駆動型情報処理装置は図６に示されたそれと同様のブ
ロック構成を有するが、データメモリインタフェース部
６のブロック構成が従来のそれとは異なるので、ここで
はデータメモリインタフェース部６についてのみ説明す
る。また、この情報処理装置において処理されるデータ
パケットのフィールド構成も図７の従来のそれと同様な
ので説明を省略する。

【００２０】図１は、この発明の一実施例によるデータ
メモリインタフェース部６のブロック構成図である。

【００２１】図２は、この発明の一実施例による近傍読
出し命令を説明するための図である。「近傍読出し命
令」には、図２に示されるように命令コードｓｅｌ４お
よびｓｅｌ８が含まれる。命令コードｓｅｌ４は４近傍
の読出し命令であり、命令コードｓｅｌ８は８近傍の読
出し命令である。データパケットＰＡの命令コードに命
令コードｓｅｌ４またはｓｅｌ８が格納されるとき、該
データパケットＰＡのデータフィールドＦ３には読出ア
ドレスａまたはｂが格納される。命令コードｓｅｌ４
は、メモリのアドレスａに対応の領域に格納されたデー
タとアドレスａ近傍の４つのアドレスに対応の各領域に
格納されたデータとの各最下位ビットを読出す命令であ
る。命令コードｓｅｌ８は、メモリのアドレスｂに対応
の領域に格納されたデータとアドレスｂ近傍の８つのア
ドレスに対応の各領域に格納されたデータとの各最下位
ビットを読出す命令である。

【００２２】図３は、この発明の一実施例による命令コ
ードｓｅｌ４を用いたデータの読出順序を模式的に示す
図であり、図４は、この発明の一実施例による命令コー
ドｓｅｌ８を用いたデータの読出順序を模式的に示す図
である。図３を参照すると、命令コードｓｅｌ４実行時
には、アドレスａとの相対アドレス指定により０番〜４
番までの順序で５つの最下位ビットデータが読出される
ことがわかる。また、図４を参照すると、命令コードｓ
ｅｌ８実行時には、アドレスｂとの相対アドレス指定に
より０番〜８番までの順序で９つの最下位ビットデータ
が読出されることがわかる。

【００２３】なお、「近傍読出し命令」に従うデータの
読出順序は図３または図４に示されたそれに特定され
ず、また各アドレス指定領域から読出されるデータ中の
ビット位置も最下位ビットに特定されないが、各アドレ
ス指定領域において読取られるよう指定されるビット位
置を除く他のビット位置に対応の値はすべて０であると
する。

【００２４】図１を参照してメモリインタフェース部６
はパケット入力部８、命令コード識別部９、コントロー
ラ１０、アドレス生成部１１、メモリアクセス部１２、
マルチプレクサ１３、複数ビットからなるレジスタ１４
およびパケット生成出力部１５を含む。

【００２５】パケット入力部８は入出力制御部１からデ
ータパケットＰＡを入力し出力する。命令コード識別部
９は与えられるデータパケットＰＡを入力し、該入力パ
ケットＰＡの命令コードを識別し、識別結果、命令コー
ドがＤＩＦ命令であれば該入力パケットＰＡをメモリア
クセス部１２に与え、「近傍読出し命令」であれば該入
力パケットＰＡはコントローラ１０に与えられるととも
に、該入力パケットＰＡのフィールドＦ３の内容（読出
アドレス）が読出されてアドレスＡｄとしてアドレス生
成部１１に与えられる。

【００２６】コントローラ１０は与えられるデータパケ
ットＰＡを入力し、該入力パケットＰＡの命令コードを
判別する。命令コードがｓｅｌ４であれば、メモリアク
セス部１２に５回の読出動作を行なわせるように命令Ｃ
Ｍを出力し、命令コードがｓｅｌ８であると判別する
と、メモリアクセス部１２に９回の読出動作を行なわせ
るように命令ＣＭを出力する。さらにコントローラ１０
は、マルチプレクサ１３に後述するビット位置セレクト
信号ＢＳを出力するとともに、アドレス生成部１１に相
対位置信号ＲＬを出力する。相対位置信号ＲＬは図３ま
たは図４に示されたように指定された読出アドレス（こ
の場合、命令コード識別部９から出力されるアドレスＡ
ｄ）に基づく５つまたは９つの相対位置をアドレス指定
するためのものである。コントローラ１０は命令コード
ｓｅｌ４に関して異なる信号ＢＳおよび異なる信号ＲＬ
を同期させながらそれぞれ５回出力し、命令コードｓｅ
ｌ８に関して異なる信号ＢＳおよび異なる信号ＲＬを同
期させながらそれぞれ９回出力する。

【００２７】アドレス生成部１１は相対位置信号ＲＬの
入力毎に、与えられるアドレスＡｄと相対位置信号ＲＬ
とに基づいてアドレスＡＤを計算し逐次メモリアクセス
部１２に出力する。

【００２８】メモリアクセス部１２では「近傍読出し命
令」についてＣＳＥＬ命令が実行される。メモリアクセ
ス部１２は、命令コード識別部９からデータパケットＰ
Ａを入力した場合（ＤＩＦ命令の場合）、該入力パケッ
トＰＡのデータ１の内容（アドレスＡＤ）に基づいてデ
ータメモリ７からデータＤＤを読出し、読出されたデー
タＤＤを該入力パケットＰＡのフィールドＦ３にデータ
１として格納し、該入力パケットＰＡをパケット生成出
力部１５に出力する。一方、アドレス生成部１１からア
ドレスＡＤが与えられた場合（近傍読出し命令の場
合）、メモリアクセス部１２は命令ＣＭおよびアドレス
ＡＤに基づいて、データメモリ７の異なる５つまたは９
つの領域を順次アドレス指定し、５つまたは９つのデー
タＤＤを順次読出す。読出された各データＤＤはメモリ
アクセス部１２において、たとえばその最下位ビット位
置の値のみが抽出されて最下位ビット値ＬＢとしてマル
チプレクサ１３に順次与えられる。

【００２９】マルチプレクサ１３は、最下位ビット値Ｌ
Ｂを入力し、ビット位置セレクト信号ＢＳに基づいて最
下位ビット値ＬＢをレジスタ１４の所定のビットに出力
する。したがって、ｃｓｅｌ４命令である場合、信号Ｂ
Ｓで指定されるレジスタ１４の５個の各ビットに最下位
ビット値ＬＢが順次格納され、ｃｓｅｌ８命令である場
合、同様にして９個の各ビットに最下位ビット値ＬＢが
順次格納される。レジスタ１４に５個または９個の最下
位ビット値ＬＢの格納が終了すると、応じてコントロー
ラ１０は入力パケットＰＡをパケット生成出力部１５に
出力する。出力部１５はデータパケットＰＡの入力に応
じて与えられるレジスタ１４中の値を入力する。

【００３０】パケット生成出力部１５はＤＩＦ命令の場
合、メモリアクセス部１２から与えられるデータパケッ
トＰＡを入力し入出力制御部１へ出力し、「近傍読出し
命令」の場合、入力したレジスタ１４中の値を入力パケ
ットＰＡのフィールドＦ３にデータ１にして格納し、該
データパケットＰＡを入出力制御部１へ出力する。

【００３１】「近傍読出し命令」の実行により、データ
メモリインタフェース部６から出力されたデータパケッ
トＰＡは、入出力制御部１、プログラム記憶部２および
対データ検出部３を経て、演算処理部４に入力する。演
算処理部４は該入力パケットＰＡの命令コードに基づい
てデータ１とデータ２とを演算処理する。すなわち、該
入力パケットＰＡのデータ１（５個の２値データからな
るデータまたは９個の２値データからなるデータ）が値
０と等しくないかどうかが判定される。その判定結果は
該入力パケットのフィールドＦ３に格納されて、該入力
パケットが入出力制御部１に出力され、入出力制御部１
は該パケットを該情報処理装置外部へ出力する。このよ
うにして、該情報処理装置における４近傍の読出し命令
または８近傍の読出し命令に従う演算結果が出力され
る。

【００３２】上述したように、この実施例によれば、デ
ータメモリ７の特定の２値データに着目しこのデータの
近傍の２値データすべてを一度のアクセス動作、すなわ
ち情報処理部（入出力制御部１、プログラム記憶部２、
対データ検出部３および演算処理部４を含む）による拡
張データ記憶部５の１回のアクセス動作により読出すこ
とが可能となる。これにより、前述の情報処理部（演算
処理部４）における演算動作が１回で終了することが可
能となる。したがって、たとえば、８近傍の膨脹処理で
あれば、従来情報処理部による拡張データ記憶部５の９
回のアクセス動作が１回に短縮され、さらに情報処理部
による８回の演算動作が１回に短縮されたことになっ
て、命令数の減少によりプログラム実行速度の向上を図
ることができる。

【００３３】図５（ａ）〜（ｃ）は、８近傍の膨脹処理
における実行命令数を従来の場合と本実施例の場合とで
比較して示すための図である。詳細には該膨脹処理の従
来令に従うフローグラフが図５（ａ）に示され、本実施
例のそれが図５（ｂ）に示される。図５（ａ）のフロー
グラフはノードＮ１〜Ｎ１１の１１ステップからなり図
５（ｂ）のフローグラフはノードＮｎ１〜Ｎｎ３の３ス
テップからなる。

【００３４】各ノードには実行すべき命令コードが記さ
れ、さらに各ノードの右肩には対応の命令コードに関す
る引数が示される。特に、引数０Ｘ０００は値“０”を
示す。その他の引数は画像データ中の画素をアドレス指
定するためのデータであり、図５（ｃ）に示されるよう
にフィールド番号、ライン番号およびピクセル番号の３
つの要素からなる。さらに、図５のフローグラフにおい
て、＄ＶＳはメモリからのデータ読出のマクロ命令を示
し、＄Ｖｒはメモリへのデータ書込のマクロ命令を示
し、＄Ｖｎａｄｄはメモリ中の値と入力データとの和を
結果出力するようなマクロ命令であり、ｎｅは入力デー
タが引数の値に等しくないかどうかを判定するような命
令である。この実施例によれば、図５（ａ）のノードＮ
１〜Ｎ９の処理ステップが図５（ｂ）のノードＮｎ１の
処理ステップで表わされることになる。

【００３５】図５を参照してもわかるように、本実施例
による処理ステップ数は従来のそれよりもはるかに少な
いので、プログラム記憶部２の記憶容量の有効利用が促
進される。

【００３６】

【発明の効果】この発明に係る情報処理装置において情
報処理部で処理すべき複数個の２値データが記憶部にお
いてアクセスされる場合、従来は情報処理部はアドレス
データを含むデータを複数回記憶部に与える必要があっ
たので情報処理部は複数回の記憶部アクセスとアクセス
毎の演算手段による演算動作とが必要とされていたが、
本発明によれば情報処理部がアドレスデータおよび所定
命令を１回記憶部に与えるだけで、記憶部のコントロー
ラおよび生成手段により上述した複数回のアクセス動作
および演算動作がそれぞれ１回に短縮される。したがっ
て、該情報処理装置においては２値データに関するメモ
リアクセス動作を含むデータ処理動作の高速化を図るこ
とが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータメモリインタ
フェース部のブロック構成図である。

【図２】この発明の一実施例による近傍読出し命令を説
明するための図である。

【図３】この発明の一実施例による命令コードｓｅｌ４
を用いたデータの読出順序を模式的に示す図である。

【図４】この発明の一実施例による命令コードｓｅｌ８
を用いたデータの読出順序を模式的に示す図である。

【図５】（ａ）〜（ｃ）は、８近傍の膨脹処理における
実行命令数を従来の場合と本実施例の場合とで比較して
示すための図である。

【図６】従来および本発明の一実施例に適用されるデー
タ駆動型情報処理装置の構成図である。

【図７】図６に示された情報処理装置で処理されるデー
タパケットのフィールド構成図である。

【図８】図６に示されたプログラム記憶部の記憶内容の
一部を示す図である。

【図９】図６のデータメモリインタフェース部の従来の
ブロック構成を示す図である。

【図１０】従来およびこの発明の一実施例による８近傍
の膨脹処理において画像メモリからのデータ読出順序を
模式的に示す図である。

【符号の説明】

１ 入出力制御部 ２ プログラム記憶部 ３ 対データ検出部 ４ 演算処理部 ５ 拡張データ記憶部 ６ データメモリインタフェース部 ７ データメモリ ９ 命令コード識別部 １０ コントローラ １１ アドレス生成部 １２ メモリアクセス部 １３ マルチプレクサ １４ レジスタ Ａｄ，ＡＤ アドレス ＢＳ ビット位置セレクト信号 ＤＤ データ ＲＬ 相対位置信号 ＣＭ 命令 ＬＢ 最下位ビット値 ｓｅｌ４ ４近傍の読出し命令 ｓｅｌ８ ８近傍の読出し命令 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記憶部と、前記記憶部に記憶されたデー
   タに関する情報処理を行なう情報処理部とを備え、 前記記憶部は、 複数の２値データからなるメモリデータをアドレス対応
   で予め複数個記憶した記憶手段と、 前記情報処理部から与えられるアドレスデータおよび所
   定命令の入力に応答して、前記所定命令およびアドレス
   データに基づくアドレス指定により前記記憶手段中のメ
   モリデータを連続して複数個アクセスするコントローラ
   と、 前記コントローラによりアクセスされた各メモリデータ
   中から所定の２値データを抽出してアクセスデータを生
   成する生成手段とをさらに備え、 前記情報処理部は、 前記生成手段により生成された前記アクセスデータを入
   力して演算処理する演算手段をさらに備えた、情報処理
   装置。
2. 【請求項２】 前記情報処理部は、データ駆動型の情報
   処理動作をすることを特徴とする、請求項１に記載の情
   報処理装置。