JPH06348424A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ間のデータ転送時間を短縮し、データ
転送の高速化とＣＰＵの負担軽減を図ることである。 【構成】 データソースとなるメモリ（メモリＡ）と転
送先メモリ（メモリＢ）とに、それぞれリード／ライト
信号を独立，並列に供給し、メモリＡからのリードサイ
クル中であって読出しデータがデータバス上で確定して
いる時期において、メモリＢへのライトも同時に実行す
る。これにより、１ＣＰＵサイクルでデータリードと共
に、データ転送も完了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送回路に関し、
特に、レーザビームプリンタのような、ホストコンピュ
ータとの間でデータの授受を高速に行い、かつ装置内部
でも複数のメモリ間でデータを転送しながら高速の処理
を行う機器に用いて好適なデータ転送回路に関する。

【０００２】

【従来の技術】コンピュータ分野におけるデータ通信で
は、一般に、２つのメモリ間でのデータ転送は、ＣＰＵ
等により一方のメモリからデータを読み出し、データを
一旦ラッチし、その後もう一方のメモリに書き込むこと
により行われる。

【０００３】また、外部装置に対してデータ通信を行う
場合も同様に、まず、インタフェース用メモリにデータ
を一時記憶させ、そのインタフェース用メモリからデー
タを読出してデータを一旦ラッチし、しかる後、転送先
のメモリに書き込むという処理がなされる。

【０００４】例えば、レーザビームプリンタでは、プリ
ンタコントローラに搭載されているＣＰＵは、外部（ホ
ストコンピュータ等）からのデータを受信する場合、イ
ンタフェース用のバッファメモリにデータを一時記憶さ
せ、そのバッファメモリからデータを読み出してラッチ
し、しかる後、転送先の内部メモリにデータを書き込
む。

【０００５】

【発明が解決しようとする課題】上述のようなデータ転
送処理によれば、一つのメモリから他のメモリへのデー
タ転送を完了するには、データソースとなるメモリから
のデータの読出しと、転送先へのデータの書込みという
２回のサイクルが必要となる。すなわち、データ転送に
は、必ず２ＣＰＵサイクルを必要とする。したがって、
このことが、データ処理の高速化を制限する要因となっ
たり、多様な処理を統括的に実行するＣＰＵの負担を増
す原因となることもある。

【０００６】本発明はこのような考察に基づいてなされ
たものであり、その目的は、比較的簡単な構成によりデ
ータ転送を１ＣＰＵサイクルで行えるようにし、データ
転送の高速化，ＣＰＵの負担軽減を図ることにある。

【０００７】

【課題を解決するための手段】本発明のデータ転送回路
の一例の構成は以下のとおりである。すなわち、共通の
データバスに接続された２以上のメモリと、これらのメ
モリのそれぞれについてアクセスアドレスを指定するア
ドレス指定手段と、前記メモリのそれぞれに独立に読出
しモード／書込みモードを設定することができるモード
設定手段と、前記メモリのそれぞれにデータの読出し／
書込みのタイミングを与えるタイミング供給手段と、前
記アドレス指定手段，モード設定手段，タイミング供給
手段に少なくとも制御情報を提供して、前記メモリにつ
いてのデータ読出し／書込みを実現させる制御手段であ
って、前記メモリの内の一つからデータを読出してその
読出したデータを受け取る際、そのデータ読出しサイク
ル中の前記共通のデータバス上で読出しデータが確定し
ている時期において、前記メモリの内の他のメモリに、
その読出しデータを書込む制御を行い、これにより前記
メモリの一つから他のメモリへのデータ転送も完了させ
る制御手段とを有する。

【０００８】

【作用】データソースとなるメモリにはアドレスとデー
タリード信号を与え、転送先メモリにはアドレスとデー
タライト信号を与え、データリードサイクルとデータラ
イトサイクルを重畳させて一挙に実行する。これによ
り、１ＣＰＵサイクルだけで、任意のメモリのデータを
ＣＰＵ等の内部に読み込みながら、同時に別のメモリへ
のライトを完了させる。これにより、独立したライトサ
イクルが不要となり、高速のデータ転送処理が可能とな
る。

【０００９】また、メモリの入出力ポートのバス幅に影
響されずに自由にデータ通信を行える柔軟なバス構造を
もつデータバスを用いてメモリを共通に接続し、各メモ
リに共通のアドレスを割りつける等してアドレスバスも
共通化した系においては、リード／ライトモードの設定
やタイミング発生等の回路を若干付加するだけで、ＣＰ
Ｕに特別な負担をおわせることなく、比較的簡単に上記
制御を実現できる。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。 （実施例１）図１は、本発明の一実施例の構成を示すブ
ロック図である。

【００１１】本実施例のデータ転送回路は、ＣＰＵ１０
０（制御手段１１０，アドレス指定手段１１１，データ
読込み手段１１２をもつ）と、専用コントローラ１０１
（Ｒ／Ｗ設定手段１１３，Ｒ／Ｗタイミング発生手段１
１４をもつ）とを具備する。

【００１２】データ転送の対象となるメモリＡ，Ｂ（参
照番号１１５，１１６）は、メモリのポートサイズに影
響されず自由にデータ通信を行える柔軟なバス構造をも
つ共通のデータバス（ＤＡＢ）により接続されている。

【００１３】また、メモリＡおよびメモリＢには、共通
の番地（アドレス）が割付けられており、ＣＰＵ中のア
ドレス指定手段１１１により共通のアドレスバス（ＡＤ
Ｂ）を介して共通にアドレッシングされるようになって
いる。

【００１４】Ｒ／Ｗ設定手段１１３は、メモリＡ，Ｂに
リードモードとライトモードを独立に並列に設定でき、
また、Ｒ／Ｗタイミング発生手段１１４は、メモリＡ，
Ｂに個別にストローブ信号を与えてリード／ライトのタ
イミングを制御するものであり、特に、一つのメモリか
らのデータ読出しサイクル中に他のメモリに対するライ
トサイクルを重畳させることができる機能をもつ。

【００１５】例えば、インタフェース部１２０を構成す
るメモリＡ（参照番号１１５）から内部メモリであるメ
モリＢ（参照番号１１６）へデータを転送する場合に
は、ＣＰＵ１００がＣＰＵ中の制御手段１１０からの情
報を受けてＲ／Ｗ設定手段１１３がメモリＡ，Ｂをそれ
ぞれリードモード／ライトモードとし、Ｒ／Ｗタイミン
グ発生回路は、メモリＡのリードサイクル中であって読
出しデータがデータバス（ＡＤＢ）上で確定している期
間にメモリＢに対してライトタイミングを与え、ＣＰＵ
１００のメモリＡからのデータ読込みと同時に、その読
出しデータのメモリＢへのライトを完了させる。これに
より、メモリＡからメモリＢへのデータ転送が実行され
る。

【００１６】（実施例２）図２は本発明の他の実施例を
示すブロック図である。本実施例は、ＣＰＵ（１）、１
次記憶手段（２）、２次記憶手段（３）、一時記憶手段
（４）、制御回路（６）、外部装置（５）で構成されて
いる。

【００１７】１次記憶手段（２）、２次記憶手段（３）
は内部メモリとして機能し、一時記憶手段（４）は外部
装置（５）に対してインタフェース用バッファ（あるい
はレジスタ）として機能する。各記憶手段のアドレス
は、共通のアドレスであってもよく（例えば、図中の各
ブロック内の上部に示されるように、共通に１〜２１番
地が割り付けられる）、また、重複しない固有のアドレ
スがそれぞれ割り付けられてもよい（例えば、図中の各
ブロック内の下部に示されるように、１〜7 ，８〜１
４，１５〜２１番地を割り付けることができる）。

【００１８】制御回路（６）は、１次記憶手段（２）、
２次記憶手段（３）、一時記憶手段（４）のそれぞれに
対して、リード／ライト信号を独立、並列に出力するこ
とができる。

【００１９】図１の下側に、この制御回路（１）が、１
次記憶手段（２）、２次記憶手段（３）、一時記憶手段
（４）のそれぞれに対して出力可能なリード／ライト信
号のパターンを示す。このパターンは、リード制御が主
体となっている。

【００２０】例えば、１次記憶手段（２）に記憶された
データをリードする場合は、読出されたデータはＣＰＵ
（１）の内部に読み込まれる以外に、２次記憶手段
（３）のみに書込む、一時記憶手段（４）のみに書込
む、２次記憶手段（３）と一時記憶手段（４）の両方に
書込む、２次記憶手段（３）と一時記憶手段（４）のど
ちらにも書込まないの４パターンがある。

【００２１】本実施例の場合、制御回路（６）は、全部
で１２通りのパターンの制御を実行できる。このパター
ンは、ＣＰＵ（１）から与えるアドレスをデコードする
ことによって指定することができる。

【００２２】しかし、各記憶手段が必ずしもリード／ラ
イト可能とは限らない（ＲＯＭなどはリードしかできな
い）ため、必ずしも全制御パターンが必要ではない。そ
のため制御回路（６）は各記憶手段にあった制御のみを
行う。なお、制御回路（６）の制御パターンをアドレス
以外にＩ／Ｏポートなどから指定することも同じく可能
である。

【００２３】図３は、従来技術と図２の実施例の動作を
比較して示すタイミングチャートの一例である。従来技
術では、リードとライトの２ＣＰＵサイクルが必要であ
るが、本実施例では、制御回路（６）の動作により、Ｃ
ＰＵ（１）が任意の記憶手段のデータをリードする１Ｃ
ＰＵサイクル内において、任意の記憶手段から読み出し
たデータを、次に転送したい別の記憶手段（任意のＮ
個）に書き込むことが可能となる。

【００２４】このタイミングチャートに見られるよう
に、転送先の記憶手段へのライト信号は、リードサイク
ル中のデータ確定期（サイクル後半であってデータバス
上で読出しデータが確定している時期）において出力さ
れる。

【００２５】本実施例によれば、任意の記憶手段のどこ
からリードするかを指定するアドレスと、任意の記憶手
段から読み出したデータを転送したい記憶手段を指定す
るアドレスと、制御回路に出すアドレスを固有に割り付
けることで、任意の記憶手段にはアドレスとデータリー
ド信号が、任意の記憶手段からリードしたデータを転送
したい記憶手段にはアドレスとデータライト信号が１Ｃ
ＰＵサイクル中に供給され、ＣＰＵのデータリードと同
時にデータの転送も行えるようになる。

【００２６】また、図２の構成では、リードとライトの
重畳のタイミング制御等は制御回路（６）が行うため、
ＣＰＵ（１）は通常の機能をもつだけでよく、ＣＰＵへ
の特別な負担は生じない。

【００２７】（実施例３）使用する回路によっては、各
メモリのポート・サイズが必ずしも同じとは限らない。
このような場合には、図４に示されるバスサイジング回
路を付加して、そのような不整合に影響されないように
することができる。

【００２８】例えば、３２ビットのデータバスを使用し
ているとして、各メモリのポートが、そのデータバスの
特定の部分に固定的に割り当てられているとする。すな
わち、３２ビットのポートはデータバスのビット３１〜
０に接続され、１６ビットのポートはデータバスの３１
〜１６に接続され、８ビットのポートはデータバスのビ
ット３１〜２４に接続されているとすると、このままで
は、例えば、８ビットのポートのメモリとのデータ通信
では、データバスのビット３１〜２４に対応した番地に
しかデータを転送できず、２３〜０のビットに対応した
番地は空き状態となってしまう。

【００２９】バスサイジング機能は、このような場合
に、ポート直前に設けたデータマルチプレクス機能をも
つセレクタにより、メモリの対応しないビットの番地に
もデータを転送できるようにし、柔軟なバス構造を構築
してメモリの有効利用を促進する機能である。

【００３０】すなわち、バスサイジングとは、アドレス
指定する各記憶手段のポート・サイズ（データバス幅）
の相違がある場合に各記憶手段の全エリアにアクセスし
てデータ転送が行える機能であり、その回路構成の一例
が図４に示されている。

【００３１】図中のバスサイジング回路１０は、バスサ
イジング動作をアドレス、またはＩ／Ｏポートなど（図
４中の転送情報にあたる）で設定し、８ビット、１６ビ
ット、および３２ビット・ポート間でのデータ転送の形
態が区別できるようにする。

【００３２】そしてバスサイジング回路１０は、転送情
報とアドレス下位ビットＡ０、Ａ１に従いセレクタ１
１，１２を切り替え、各記憶手段２，３，４の全エリア
にアクセスする。

【００３３】一例として、８ビットのポートサイズの記
憶手段（以下、８ビット記憶手段）から３２ビットのポ
ートサイズの記憶手段（以下、３２ビット記憶手段）に
データ転送する場合について具体的に説明する。

【００３４】まず、バスサイジング回路に転送情報（８
ビット記憶手段２から３２ビット記憶手段４へのデータ
転送）を設定する。その設定された転送情報からバスサ
イジング回路１０は、８ビット記憶手段４のバスをセレ
クタ１１によって、アドレスがＸＸＸＸＸＸＸ０のとき
（Ａ１、Ａ０＝０、０）はデータバスのＤ３１−Ｄ２４
に、アドレスがＸＸＸＸＸＸＸ１のとき（Ａ１、Ａ０＝
０、１）はデータバスのＤ２３−Ｄ１６に、アドレスが
ＸＸＸＸＸＸＸ２のとき（Ａ１、Ａ０＝１、０）はデー
タバスのＤ１５−Ｄ８に、アドレスがＸＸＸＸＸＸＸ３
のとき（Ａ１、Ａ０＝１、１）はデータバスのＤ７−Ｄ
０に接続する。このように、アドレスの下位ビットＡ
１、Ａ０の値でバスをマルチプレクスして接続を制御す
る。

【００３５】図５は、バスサイジング回路１０により、
データバスをマルチプレクスすることでアドレス指定さ
れた各記憶手段のポート・サイズが異なる場合において
も、各記憶手段の全エリアにアクセスしてデータを転送
できるようになることを示している。

【００３６】図６に、下位ビットＡ１、Ａ０等の情報を
用いてバスサイジングを行う場合の、具体的なタイミン
グチャートの一例が示されている。

【００３７】

【発明の効果】以上説明したように本発明によれば、従
来技術において２ＣＰＵサイクル必要としていたデータ
転送を、全て１ＣＰＵサイクルで実現でき、データ処理
の高速化を達成できる。また、ＣＰＵの負担の軽減にも
寄与する。

【００３８】また、ＣＰＵは、リード／ライト／転送の
モードを択一的に選択する機能しか持たないが、本発明
を用いれば、ＣＰＵが一つのメモリからデータをリード
すると同時に、その一つのメモリから他のメモリへのデ
ータの転送という異なるモードの動作も完了してしまう
ため、モードの多重化という点でもデータ処理の機能が
向上する。

【００３９】また、ＣＰＵに制御回路を付加し、その制
御回路が、ＣＰＵが通常メモリアクセスに使用する信号
を利用して上述の特徴的な処理を行うため、ＣＰＵには
特別の機能を何ら付与する必要がなく、構成も簡単で、
実現が容易である。

【００４０】したがって、レーザビームプリンタのよう
な、ホストコンピュータとの間でデータの授受を高速に
行い、かつ装置内部でも複数のメモリ間でデータを転送
しながら高速の処理を行う機器等に用いて好適である。

【図面の簡単な説明】

【図１】本発明のデータ転送回路の一実施例の構成を示
す図である。

【図２】本発明の他の実施例の構成を示す図である。

【図３】図２の実施例の動作を従来技術における動作と
対比して示すタイミングチャートである。

【図４】本発明のさらに他の実施例（バスサイジング機
能を付加した例）の構成を示す図である。

【図５】バスサイジング機能を説明するための図であ
る。

【図６】図４の実施例の動作の一例を示すタイミングチ
ャートである。

【符号の説明】

１ ＣＰＵ ２ １次記憶手段 ３ ２次記憶手段 ４ 一時記憶手段 ５ 外部装置 ６ 制御回路 １０ バスサイジング回路 １１，１２ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 共通のデータバスに接続された２以上の
   メモリと、 これらのメモリのそれぞれについてアクセスアドレスを
   指定するアドレス指定手段と、 前記メモリのそれぞれに独立に読出しモード／書込みモ
   ードを設定することができるモード設定手段と、 前記メモリのそれぞれにデータの読出し／書込みのタイ
   ミングを与えるタイミング供給手段と、 前記アドレス指定手段，モード設定手段，タイミング供
   給手段に少なくとも制御情報を提供して、前記メモリに
   ついてのデータ読出し／書込みを実現させる制御手段で
   あって、前記メモリの内の一つからデータを読出してそ
   の読出したデータを受け取る際、そのデータ読出しサイ
   クル中の前記共通のデータバス上で読出しデータが確定
   している時期において、前記メモリの内の他のメモリ
   に、その読出しデータを書込む制御を行い、これにより
   前記メモリの一つから他のメモリへのデータ転送も完了
   させる制御手段と、を有することを特徴とするデータ転
   送回路。
2. 【請求項２】 共通のデータバスに接続された２以上の
   メモリと、 これらのメモリのそれぞれについてアクセスアドレスを
   指定し、各メモリにおける読出し／書込みを統括的に制
   御する統括制御手段と、 この統括制御手段からのアクセス情報を受けて、前記メ
   モリのそれぞれに独立に読出しモード／書込みモードを
   設定すると共に、前記統括制御手段が一つのメモリから
   データを読み込むサイクル中の前記共通のデータバス上
   で読出しデータが確定している時期において、前記メモ
   リの内の書込みモードを設定したメモリに対して書込み
   タイミングを与えて前記読出しデータを書込ませ、これ
   により統括制御手段がデータを読出しているメモリから
   その他のメモリへのデータ転送を実現させるデータ転送
   制御手段と、を有するデータ転送回路。
3. 【請求項３】 各メモリのデータバス幅の相違に応じて
   バスサイジングを実行するバスサイジング手段を有する
   ことを特徴とする請求項１または請求項２記載のデータ
   転送回路。