JPH06334014A - 半導体装置におけるパターン寸法の測定方法 - Google Patents
半導体装置におけるパターン寸法の測定方法Info
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- JPH06334014A JPH06334014A JP13945893A JP13945893A JPH06334014A JP H06334014 A JPH06334014 A JP H06334014A JP 13945893 A JP13945893 A JP 13945893A JP 13945893 A JP13945893 A JP 13945893A JP H06334014 A JPH06334014 A JP H06334014A
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Abstract
(57)【要約】
【目的】 ＳｉＮ膜パターンの寸法を電気抵抗測定によ
り測定する。 【構成】 Ｐ型のＳｉ基板１上にＳｉＯ2 膜２及びＳｉ
Ｎ膜３を形成した後、フォトレジスト膜５をマスクとし
てＳｉＮ膜３を選択的にエッチングする。次に、ＬＯＣ
ＯＳ酸化を行ってＳｉＯ2 膜４を形成した後、熱リン酸
によってＳｉＮ膜３を除去する。次に、Ｓｉ基板１の全
面に対してリンをイオン注入した後、アニールを行いＳ
ｉＯ2 膜２の下部のＳｉ基板１内にＮ+ 層６を形成す
る。次に、ＨＦ溶液でＳｉＯ2 膜２を除去した後、Ｎ+
層６の抵抗を測定する。
り測定する。 【構成】 Ｐ型のＳｉ基板１上にＳｉＯ2 膜２及びＳｉ
Ｎ膜３を形成した後、フォトレジスト膜５をマスクとし
てＳｉＮ膜３を選択的にエッチングする。次に、ＬＯＣ
ＯＳ酸化を行ってＳｉＯ2 膜４を形成した後、熱リン酸
によってＳｉＮ膜３を除去する。次に、Ｓｉ基板１の全
面に対してリンをイオン注入した後、アニールを行いＳ
ｉＯ2 膜２の下部のＳｉ基板１内にＮ+ 層６を形成す
る。次に、ＨＦ溶液でＳｉＯ2 膜２を除去した後、Ｎ+
層６の抵抗を測定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置におけるパ
ターン寸法の測定方法に関する。
ターン寸法の測定方法に関する。
【０００２】
【従来の技術】半導体装置に金属配線等をパターニング
した際のパターン寸法の測定方法には、第１にＳＥＭ
（走査型電子顕微鏡）を用いる方法、第２に光学的にパ
ターニング部のエッジを測定する方法、第３にパターニ
ング部の電気抵抗を測定する方法がある。
した際のパターン寸法の測定方法には、第１にＳＥＭ
（走査型電子顕微鏡）を用いる方法、第２に光学的にパ
ターニング部のエッジを測定する方法、第３にパターニ
ング部の電気抵抗を測定する方法がある。
【０００３】第１のＳＥＭを用いる方法は、測定精度は
高いが、スループットが低いため、大量のデータ収集を
行うには不向きである。第２のパターニング部のエッジ
を光学的に測定する方法は、スループットは高いが、光
学性能の限界から測定精度が低いという問題がある。こ
れに対して、第３のパターニング部の電気抵抗を測定す
る方法は、スループット及び測定精度が共に高いという
利点を有している。この第３の方法の一例を、図２及び
図３を参照して説明する。
高いが、スループットが低いため、大量のデータ収集を
行うには不向きである。第２のパターニング部のエッジ
を光学的に測定する方法は、スループットは高いが、光
学性能の限界から測定精度が低いという問題がある。こ
れに対して、第３のパターニング部の電気抵抗を測定す
る方法は、スループット及び測定精度が共に高いという
利点を有している。この第３の方法の一例を、図２及び
図３を参照して説明する。
【０００４】図２は、半導体基板上に形成されたアルミ
ニウム膜のパターニングの様子を示す平面図である。ア
ルミニウム膜のパターンは、２つの正方形状の測定端子
７と、これらの間に形成された電気抵抗の測定箇所であ
る線状のパターン部（配線部）８とからなっている。
ニウム膜のパターニングの様子を示す平面図である。ア
ルミニウム膜のパターンは、２つの正方形状の測定端子
７と、これらの間に形成された電気抵抗の測定箇所であ
る線状のパターン部（配線部）８とからなっている。
【０００５】図２に示すようなアルミニウム膜のパター
ンを形成するには、まず、図３（ａ）に示すように、半
導体基板１上に絶縁膜であるＳｉＯ2 膜２を形成した
後、このＳｉＯ2 膜２上に金属膜、例えばアルミニウム
膜９を形成する。さらに、アルミニウム膜９上にフォト
レジスト膜５を形成し、パターニングする。
ンを形成するには、まず、図３（ａ）に示すように、半
導体基板１上に絶縁膜であるＳｉＯ2 膜２を形成した
後、このＳｉＯ2 膜２上に金属膜、例えばアルミニウム
膜９を形成する。さらに、アルミニウム膜９上にフォト
レジスト膜５を形成し、パターニングする。
【０００６】次に、図３（ｂ）に示すように、フォトレ
ジスト膜５をエッチングマスクとしてアルミニウム膜９
を選択的にエッチング除去する。
ジスト膜５をエッチングマスクとしてアルミニウム膜９
を選択的にエッチング除去する。
【０００７】次に、図３（ｃ）に示すように、フォトレ
ジスト膜５を除去し、アルミニウム膜９のパターニング
が完了する。尚、図３（ｃ）は、図２のＡ−Ａ′線での
断面図である。
ジスト膜５を除去し、アルミニウム膜９のパターニング
が完了する。尚、図３（ｃ）は、図２のＡ−Ａ′線での
断面図である。
【０００８】このとき、測定端子７間のパターン部８の
抵抗値Ｒは、アルミニウムの抵抗率をｒ、アルミニウム
膜の膜厚をｔ、パターン部８の巾の設計値をｄ、パター
ン部８の長さの設計値をｌとすると、 Ｒ＝（ｒ・ｌ）／（ｔ・ｄ） （１） と表される。従って、パターン部８の巾及び長さが設計
値どおりであれば、抵抗率ｒが既知でありかつ膜厚ｔが
別途測定可能な値であることから、抵抗値Ｒが定まる。
抵抗値Ｒは、アルミニウムの抵抗率をｒ、アルミニウム
膜の膜厚をｔ、パターン部８の巾の設計値をｄ、パター
ン部８の長さの設計値をｌとすると、 Ｒ＝（ｒ・ｌ）／（ｔ・ｄ） （１） と表される。従って、パターン部８の巾及び長さが設計
値どおりであれば、抵抗率ｒが既知でありかつ膜厚ｔが
別途測定可能な値であることから、抵抗値Ｒが定まる。
【０００９】一方、パターン部８の巾がｄ＋△ｄに、パ
ターン部８の長さがｌ＋△ｌに変動したときは、測定端
子７間の抵抗値Ｒ′は、 Ｒ′＝｛ｒ・（ｌ＋△ｌ）｝／｛ｔ・（ｄ＋△ｄ）｝ ＝｛（ｒ・ｌ）／（ｔ・ｄ）｝ ・｛（１＋△ｌ／ｌ）／（１＋△ｄ／ｄ）｝ （２） と表される。このとき、パターン部８の長さの設計値ｌ
をパターン部８の巾の設計値ｄに対して十分大きくして
おくと、（２）式は、 Ｒ′≒｛（ｒ・ｌ）／（ｔ・ｄ）｝・｛１／（１＋△ｄ／ｄ）｝ ＝Ｒ・｛１／（１＋△ｄ／ｄ）｝ （３） と表される。従って、測定端子７間の電気抵抗値Ｒ′を
実測することにより、パターン部８の巾の変動量△ｄを
知ることができる。よって、パターン部８の巾の実際の
パターン寸法ｄ＋△ｄが得られる。
ターン部８の長さがｌ＋△ｌに変動したときは、測定端
子７間の抵抗値Ｒ′は、 Ｒ′＝｛ｒ・（ｌ＋△ｌ）｝／｛ｔ・（ｄ＋△ｄ）｝ ＝｛（ｒ・ｌ）／（ｔ・ｄ）｝ ・｛（１＋△ｌ／ｌ）／（１＋△ｄ／ｄ）｝ （２） と表される。このとき、パターン部８の長さの設計値ｌ
をパターン部８の巾の設計値ｄに対して十分大きくして
おくと、（２）式は、 Ｒ′≒｛（ｒ・ｌ）／（ｔ・ｄ）｝・｛１／（１＋△ｄ／ｄ）｝ ＝Ｒ・｛１／（１＋△ｄ／ｄ）｝ （３） と表される。従って、測定端子７間の電気抵抗値Ｒ′を
実測することにより、パターン部８の巾の変動量△ｄを
知ることができる。よって、パターン部８の巾の実際の
パターン寸法ｄ＋△ｄが得られる。
【００１０】
【発明が解決しようとする課題】しかし、上述の電気抵
抗によるパターン寸法の測定方法は、アルミニウム膜の
ような導電体膜のパターンを測定することはできるが、
ＳｉＮ膜のような絶縁膜のパターンの場合には、適用す
ることができなかった。
抗によるパターン寸法の測定方法は、アルミニウム膜の
ような導電体膜のパターンを測定することはできるが、
ＳｉＮ膜のような絶縁膜のパターンの場合には、適用す
ることができなかった。
【００１１】そこで、本発明の目的は、絶縁膜、特にＳ
ｉＮ膜のような絶縁膜をエッチング加工しパターン部を
形成する場合であっても、そのパターン寸法の測定を電
気的に行うことが可能な方法を提供することである。
ｉＮ膜のような絶縁膜をエッチング加工しパターン部を
形成する場合であっても、そのパターン寸法の測定を電
気的に行うことが可能な方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置におけるパターン寸法の測定方
法は、第１導電型の半導体基板上に第１のＳｉＯ2 膜を
形成する工程と、この第１のＳｉＯ2 膜上にＳｉＮ膜を
形成する工程と、このＳｉＮ膜を選択的にエッチング除
去し、前記第１のＳｉＯ2 膜を部分的に露出させる工程
と、前記第１のＳｉＯ2 膜の露出部分に第２のＳｉＯ2
膜を形成する工程と、前記ＳｉＮ膜の残置部分を全て除
去する工程と、前記第１のＳｉＯ2 膜のみが形成されて
いる領域下の前記半導体基板が第２導電型となるように
イオン注入を行う工程と、前記イオン注入を行った領域
上の前記第１のＳｉＯ2 膜の少なくとも一部分を除去す
る工程と、前記イオン注入を行った領域の抵抗を測定す
る工程とを有している。
に、本発明の半導体装置におけるパターン寸法の測定方
法は、第１導電型の半導体基板上に第１のＳｉＯ2 膜を
形成する工程と、この第１のＳｉＯ2 膜上にＳｉＮ膜を
形成する工程と、このＳｉＮ膜を選択的にエッチング除
去し、前記第１のＳｉＯ2 膜を部分的に露出させる工程
と、前記第１のＳｉＯ2 膜の露出部分に第２のＳｉＯ2
膜を形成する工程と、前記ＳｉＮ膜の残置部分を全て除
去する工程と、前記第１のＳｉＯ2 膜のみが形成されて
いる領域下の前記半導体基板が第２導電型となるように
イオン注入を行う工程と、前記イオン注入を行った領域
上の前記第１のＳｉＯ2 膜の少なくとも一部分を除去す
る工程と、前記イオン注入を行った領域の抵抗を測定す
る工程とを有している。
【００１３】
【作用】本発明によれば、絶縁膜であるＳｉＮ膜のパタ
ーンに対応した領域下に導電部を形成し、この導電部の
電気抵抗を測定することにより、ＳｉＮ膜のパターン寸
法を測定するので、ＳｉＮ膜のような絶縁膜のパターン
寸法を電気抵抗測定により測定することができる。
ーンに対応した領域下に導電部を形成し、この導電部の
電気抵抗を測定することにより、ＳｉＮ膜のパターン寸
法を測定するので、ＳｉＮ膜のような絶縁膜のパターン
寸法を電気抵抗測定により測定することができる。
【００１４】
【実施例】以下、本発明の一実施例を、図１を参照して
説明する。
説明する。
【００１５】まず、図１（ａ）に示すように、Ｐ型のＳ
ｉ基板１上に熱酸化法により膜厚１０ｎｍのＳｉＯ2 膜
２を形成した後、このＳｉＯ2 膜２上にＣＶＤ法により
膜厚１５０ｎｍのＳｉＮ膜３を形成する。さらに、Ｓｉ
Ｎ膜３上にフォトレジスト膜５をパターニング形成し、
このフォトレジスト膜５をマスクとしてＳｉＮ膜３を選
択的にエッチングし、ＳｉＯ2 膜２を部分的に露出させ
る。
ｉ基板１上に熱酸化法により膜厚１０ｎｍのＳｉＯ2 膜
２を形成した後、このＳｉＯ2 膜２上にＣＶＤ法により
膜厚１５０ｎｍのＳｉＮ膜３を形成する。さらに、Ｓｉ
Ｎ膜３上にフォトレジスト膜５をパターニング形成し、
このフォトレジスト膜５をマスクとしてＳｉＮ膜３を選
択的にエッチングし、ＳｉＯ2 膜２を部分的に露出させ
る。
【００１６】次に、図１（ｂ）に示すように、フォトレ
ジスト膜５を除去した後、ＳｉＯ2膜２のうちＳｉＮ膜
３下部以外の露出部分にＬＯＣＯＳ酸化を行うことによ
って、この露出部分にＳｉＯ2 膜２よりも厚いＳｉＯ2
膜４を形成する。このＳｉＯ2 膜４の膜厚はほぼ５００
ｎｍである。
ジスト膜５を除去した後、ＳｉＯ2膜２のうちＳｉＮ膜
３下部以外の露出部分にＬＯＣＯＳ酸化を行うことによ
って、この露出部分にＳｉＯ2 膜２よりも厚いＳｉＯ2
膜４を形成する。このＳｉＯ2 膜４の膜厚はほぼ５００
ｎｍである。
【００１７】次に、図１（ｃ）に示すように、熱リン酸
によってＳｉＮ膜３の残置した部分を全て除去する。
によってＳｉＮ膜３の残置した部分を全て除去する。
【００１８】次に、図１（ｄ）に示すように、７０Ｋｅ
Ｖ、５×１０15ｃｍ-2の注入条件でＳｉ基板１の全面に
対してリン（Ｐ）をイオン注入した後、９５０℃、３０
分の条件でアニールを行いリンを活性化することによ
り、ＳｉＯ2 膜２のみが形成されている領域下のＳｉ基
板１内にＮ+ 層６を形成する。
Ｖ、５×１０15ｃｍ-2の注入条件でＳｉ基板１の全面に
対してリン（Ｐ）をイオン注入した後、９５０℃、３０
分の条件でアニールを行いリンを活性化することによ
り、ＳｉＯ2 膜２のみが形成されている領域下のＳｉ基
板１内にＮ+ 層６を形成する。
【００１９】次に、図１（ｅ）に示すように、ＨＦ溶液
でＳｉＯ2 膜２を除去する。これにより、Ｎ+ 層６が図
２に示した測定端子７及びパターン部８と同形状で基板
１上に露出する。
でＳｉＯ2 膜２を除去する。これにより、Ｎ+ 層６が図
２に示した測定端子７及びパターン部８と同形状で基板
１上に露出する。
【００２０】次に、Ｎ+ 層６のパターン部８の抵抗を測
定する。その結果、本実施例において抵抗値Ｒは１２５
２０（Ω）と測定された。
定する。その結果、本実施例において抵抗値Ｒは１２５
２０（Ω）と測定された。
【００２１】ここで、フォトレジスト膜５を膜付する際
のマスク（図示せず）の、パターン部８の巾に対応する
部分の巾ｄ′及び長さに対応する部分の長さｌ′はそれ
ぞれ１．０μｍ、１００μｍである。また、このマスク
の測定端子７に対応する部分の一辺の長さは１００μｍ
である。
のマスク（図示せず）の、パターン部８の巾に対応する
部分の巾ｄ′及び長さに対応する部分の長さｌ′はそれ
ぞれ１．０μｍ、１００μｍである。また、このマスク
の測定端子７に対応する部分の一辺の長さは１００μｍ
である。
【００２２】ＬＯＣＯＳ酸化でのバーズビーク長及びイ
オン注入後のアニールの拡散により、Ｎ+ 層６のパター
ニングエッジはマスク設計値から０．２μｍ狭まる。従
って、設計上のパターン部８の巾ｄは０．６μｍ、パタ
ーン部８の長さｌは１００．４μｍとなる。また、測定
端子７の一辺の長さは、抵抗測定を行うについてはＬＯ
ＣＯＳ酸化や拡散の影響を無視できる十分な大きさであ
る。
オン注入後のアニールの拡散により、Ｎ+ 層６のパター
ニングエッジはマスク設計値から０．２μｍ狭まる。従
って、設計上のパターン部８の巾ｄは０．６μｍ、パタ
ーン部８の長さｌは１００．４μｍとなる。また、測定
端子７の一辺の長さは、抵抗測定を行うについてはＬＯ
ＣＯＳ酸化や拡散の影響を無視できる十分な大きさであ
る。
【００２３】一般に、拡散層のシート抵抗をρs （Ω／
□）とすると、パターン部の長さｌ、配線部の巾ｄであ
る拡散層パターンの抵抗値Ｒ（Ω）は、以下の式（４）
で表される。 Ｒ＝ρs ・ｌ／ｄ （４）
□）とすると、パターン部の長さｌ、配線部の巾ｄであ
る拡散層パターンの抵抗値Ｒ（Ω）は、以下の式（４）
で表される。 Ｒ＝ρs ・ｌ／ｄ （４）
【００２４】本実施例において抵抗値Ｒは１２５２０
（Ω）と測定され、Ｎ+ 層６のシート抵抗はあらかじめ
６９Ω／□として確認されている。これらの値を式
（４）に代入すると、 １２５２０＝６９・１００．４／ｄ となり、パターン部８の巾ｄ＝０．５５μｍと計算され
る。従って、このときのパターン部８の巾が、設計値で
ある０．６μｍより０．０５μｍ細くなっていることが
判明する。
（Ω）と測定され、Ｎ+ 層６のシート抵抗はあらかじめ
６９Ω／□として確認されている。これらの値を式
（４）に代入すると、 １２５２０＝６９・１００．４／ｄ となり、パターン部８の巾ｄ＝０．５５μｍと計算され
る。従って、このときのパターン部８の巾が、設計値で
ある０．６μｍより０．０５μｍ細くなっていることが
判明する。
【００２５】本実施例において、パターン部８の電気抵
抗の測定は、例えば１枚のウェハから１００点の測定デ
ータが１〜２分程度で収集することができるというよう
に、短時間のうちに行うことができる。
抗の測定は、例えば１枚のウェハから１００点の測定デ
ータが１〜２分程度で収集することができるというよう
に、短時間のうちに行うことができる。
【００２６】本実施例では、パターン部８の電気抵抗の
測定結果から計算によりパターン部８の巾を求めたが、
バーズビークの算出や拡散長のアニール依存性などの種
々の条件によってパターン部の巾が変動する場合がある
ので、あらかじめキャリブレーションカーブを作成して
おいてもよい。
測定結果から計算によりパターン部８の巾を求めたが、
バーズビークの算出や拡散長のアニール依存性などの種
々の条件によってパターン部の巾が変動する場合がある
ので、あらかじめキャリブレーションカーブを作成して
おいてもよい。
【００２７】なお、本発明によるＳｉＮ膜のパターン寸
法測定方法は、以下のようにして実際の半導体デバイス
製造プロセスに適用することができる。
法測定方法は、以下のようにして実際の半導体デバイス
製造プロセスに適用することができる。
【００２８】まず、本発明のプロセスが、通常のＬＯＣ
ＯＳ酸化のプロセスに酷似していることから、ＬＯＣＯ
Ｓ酸化の際のＳｉＮ膜の工程品質管理のために、定期的
に本発明の測定を実施する。
ＯＳ酸化のプロセスに酷似していることから、ＬＯＣＯ
Ｓ酸化の際のＳｉＮ膜の工程品質管理のために、定期的
に本発明の測定を実施する。
【００２９】また、ＬＳＩの製造フロー中、本発明のプ
ロセスに相当するＳｉＮ膜製造プロセスで、ロットの中
にリファレンスウェハを１枚入れておき、これをロット
と一緒に流す（但し、リファレンスウェハに対するマス
クパターンは、図２に示すような測定用のパターンにす
る。）。そして、このプロセス終了後、リファレンスウ
ェハを抜き取り、電気抵抗の測定を行う。このデータを
ロットの品質管理用として用いる。
ロセスに相当するＳｉＮ膜製造プロセスで、ロットの中
にリファレンスウェハを１枚入れておき、これをロット
と一緒に流す（但し、リファレンスウェハに対するマス
クパターンは、図２に示すような測定用のパターンにす
る。）。そして、このプロセス終了後、リファレンスウ
ェハを抜き取り、電気抵抗の測定を行う。このデータを
ロットの品質管理用として用いる。
【００３０】さらに、ＬＳＩのマスクパターン内に、図
２に示すような測定用のパターンを入れておき、本発明
のプロセスに相当するＳｉＮ膜製造プロセス終了後、そ
の測定用パターンを用いて電気抵抗の測定を行う。この
データを品質管理用のデータとして用いる。
２に示すような測定用のパターンを入れておき、本発明
のプロセスに相当するＳｉＮ膜製造プロセス終了後、そ
の測定用パターンを用いて電気抵抗の測定を行う。この
データを品質管理用のデータとして用いる。
【００３１】
【発明の効果】本発明によれば、従来導電膜のパターン
寸法の測定に対してのみ可能であった電気抵抗測定によ
るパターン寸法測定方法を、ＳｉＮ膜のような絶縁膜パ
ターンに対しても適用することができる。従って、絶縁
膜のパターン寸法を高いスループット及び測定精度で測
定することができ、ＳｉＮ膜パターン形成工程の工程品
質管理を行うことができる。
寸法の測定に対してのみ可能であった電気抵抗測定によ
るパターン寸法測定方法を、ＳｉＮ膜のような絶縁膜パ
ターンに対しても適用することができる。従って、絶縁
膜のパターン寸法を高いスループット及び測定精度で測
定することができ、ＳｉＮ膜パターン形成工程の工程品
質管理を行うことができる。
【図１】本発明の一実施例による測定方法を説明するた
めの半導体装置の断面図である。
めの半導体装置の断面図である。
【図２】測定用のパターンを示す平面図である。
【図３】図２に示すパターンをアルミニウム膜により形
成する手順を示す断面図である。
成する手順を示す断面図である。
１ シリコン基板 ２ 第１のＳｉＯ2 膜 ３ ＳｉＮ膜 ４ 第２のＳｉＯ2 膜 ５ フォトレジスト ６ Ｎ+ 層 ７ 測定端子 ８ パターン部 ９ アルミニウム膜 ｌ パターン部の長さ ｄ パターン部の巾
Claims (1)
- 【請求項１】 第１導電型の半導体基板上に第１のＳｉ
Ｏ2 膜を形成する工程と、 この第１のＳｉＯ2 膜上にＳｉＮ膜を形成する工程と、 このＳｉＮ膜を選択的にエッチング除去し、前記第１の
ＳｉＯ2 膜を部分的に露出させる工程と、 前記第１のＳｉＯ2 膜の露出部分に第２のＳｉＯ2 膜を
形成する工程と、 前記ＳｉＮ膜の残置部分を全て除去する工程と、 前記第１のＳｉＯ2 膜のみが形成されている領域下の前
記半導体基板が第２導電型となるようにイオン注入を行
う工程と、 前記イオン注入を行った領域上の前記第１のＳｉＯ2 膜
の少なくとも一部分を除去する工程と、 前記イオン注入を行った領域の抵抗を測定する工程とを
有することを特徴とする半導体装置におけるパターン寸
法の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13945893A JPH06334014A (ja) | 1993-05-18 | 1993-05-18 | 半導体装置におけるパターン寸法の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13945893A JPH06334014A (ja) | 1993-05-18 | 1993-05-18 | 半導体装置におけるパターン寸法の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334014A true JPH06334014A (ja) | 1994-12-02 |
Family
ID=15245692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13945893A Pending JPH06334014A (ja) | 1993-05-18 | 1993-05-18 | 半導体装置におけるパターン寸法の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334014A (ja) |
-
1993
- 1993-05-18 JP JP13945893A patent/JPH06334014A/ja active Pending
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