JPH06333960A - 半導体集積回路装置の組立方法 - Google Patents
半導体集積回路装置の組立方法Info
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Abstract
(57)【要約】
【目的】 面積に依存しないバックグラインド工程の組
立位置を考慮し、バックグラインド可能な組立完了時に
おけるペレット厚の限界値を小さくして小型・薄型化に
対応できる半導体集積回路装置の組立方法を提供する。 【構成】 ＳＲＡＭなどのメモリパッケージに適用さ
れ、ウェハ上に回路パターンを形成するウェハプロセス
が終了した後、ウェハをペレットの単位に分割するダイ
シング工程が行われる（ステップ２０１，２０２）。さ
らに、パッケージの組立において、ペレットがリードフ
レームにペレット付けされ、ボンディングワイヤにより
結線された後に封止材により樹脂封止される（ステップ
２０３）。そして、この樹脂封止されたパッケージが、
バックグラインド工程によって所定の厚さに研削され、
最後にリード成形などの他の組立工程を経て半導体集積
回路装置が完成される（ステップ２０４，２０５）。
立位置を考慮し、バックグラインド可能な組立完了時に
おけるペレット厚の限界値を小さくして小型・薄型化に
対応できる半導体集積回路装置の組立方法を提供する。 【構成】 ＳＲＡＭなどのメモリパッケージに適用さ
れ、ウェハ上に回路パターンを形成するウェハプロセス
が終了した後、ウェハをペレットの単位に分割するダイ
シング工程が行われる（ステップ２０１，２０２）。さ
らに、パッケージの組立において、ペレットがリードフ
レームにペレット付けされ、ボンディングワイヤにより
結線された後に封止材により樹脂封止される（ステップ
２０３）。そして、この樹脂封止されたパッケージが、
バックグラインド工程によって所定の厚さに研削され、
最後にリード成形などの他の組立工程を経て半導体集積
回路装置が完成される（ステップ２０４，２０５）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
組立技術に関し、特にメモリパッケージなどの半導体集
積回路装置において、バックグラインド工程の組立位置
を考慮し、組立完了後におけるペレット厚の限界値を小
さくして小型・薄型化が可能とされる半導体集積回路装
置の組立方法に適用して有効な技術に関する。
組立技術に関し、特にメモリパッケージなどの半導体集
積回路装置において、バックグラインド工程の組立位置
を考慮し、組立完了後におけるペレット厚の限界値を小
さくして小型・薄型化が可能とされる半導体集積回路装
置の組立方法に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、半導体集積回路装置の組立工
程においては、回路パターンが形成されたウェハを多数
のペレットに分割し、この分割された個々のペレットを
パッケージに搭載し、さらにペレットの電極パッドと外
部接続用リード間を結線した後にペレット周辺を封止す
ることによって組立が完了する。
程においては、回路パターンが形成されたウェハを多数
のペレットに分割し、この分割された個々のペレットを
パッケージに搭載し、さらにペレットの電極パッドと外
部接続用リード間を結線した後にペレット周辺を封止す
ることによって組立が完了する。
【０００３】このとき、１枚のウェハ上に形成された多
数のペレットを個々に分割してパッケージに搭載する場
合に、図７に示すようにウェハプロセスの終了したウェ
ハはバックグラインド工程によって所定の厚さに研削さ
れ、さらにダイシングソー方式などによってペレット単
位に分割するダイシング工程が実施される。
数のペレットを個々に分割してパッケージに搭載する場
合に、図７に示すようにウェハプロセスの終了したウェ
ハはバックグラインド工程によって所定の厚さに研削さ
れ、さらにダイシングソー方式などによってペレット単
位に分割するダイシング工程が実施される。
【０００４】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術におけるバックグラインド工程では、組立完
了時のペレット厚の設定にあたって、バックグラインド
後のダイシング、実装、ボンディング、搬送などの次工
程において、ウェハに加わる歪などによるペレットの欠
けおよび割れなどが配慮されている。
な従来技術におけるバックグラインド工程では、組立完
了時のペレット厚の設定にあたって、バックグラインド
後のダイシング、実装、ボンディング、搬送などの次工
程において、ウェハに加わる歪などによるペレットの欠
けおよび割れなどが配慮されている。
【０００５】このために、およそ２８０μｍ程度の厚さ
までしかウェハを研削することができず、薄くする必要
がある場合においてもこの一定の厚み以下にすることが
難しくなっている。特に、半導体集積回路装置の製造に
用いられるウェハの直径は年々大きくなる傾向にあり、
この大径化に伴うウェハ面積に依存して完成時のペレッ
ト厚を薄くすることが次第に困難になってきている。
までしかウェハを研削することができず、薄くする必要
がある場合においてもこの一定の厚み以下にすることが
難しくなっている。特に、半導体集積回路装置の製造に
用いられるウェハの直径は年々大きくなる傾向にあり、
この大径化に伴うウェハ面積に依存して完成時のペレッ
ト厚を薄くすることが次第に困難になってきている。
【０００６】そこで、本発明の目的は、面積に依存しな
いバックグラインド工程の組立位置を考慮し、バックグ
ラインド可能な組立完了時におけるペレット厚の限界値
を小さくして近年の小型・薄型化の要求に良好に対応で
きる半導体集積回路装置の組立方法を提供することにあ
る。
いバックグラインド工程の組立位置を考慮し、バックグ
ラインド可能な組立完了時におけるペレット厚の限界値
を小さくして近年の小型・薄型化の要求に良好に対応で
きる半導体集積回路装置の組立方法を提供することにあ
る。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】すなわち、本発明の半導体集積回路装置の
組立方法は、回路パターンが形成されたウェハを多数の
ペレットに分割し、この分割された個々のペレットをパ
ッケージに搭載し、さらにペレットの電極パッドと外部
接続用リード間を結線した後に、ペレット周辺を封止し
て組み立てる半導体集積回路装置の組立方法であって、
ウェハをペレット単位に分割する際に、このウェハを分
割するダイシング工程を行った後にペレットの裏面を研
削するバックグラインド工程を実施するものである。
組立方法は、回路パターンが形成されたウェハを多数の
ペレットに分割し、この分割された個々のペレットをパ
ッケージに搭載し、さらにペレットの電極パッドと外部
接続用リード間を結線した後に、ペレット周辺を封止し
て組み立てる半導体集積回路装置の組立方法であって、
ウェハをペレット単位に分割する際に、このウェハを分
割するダイシング工程を行った後にペレットの裏面を研
削するバックグラインド工程を実施するものである。
【００１０】この場合に、前記バックグラインド工程
を、ペレット周辺を封止して組立が終了した後に行うよ
うにしたものである。
を、ペレット周辺を封止して組立が終了した後に行うよ
うにしたものである。
【００１１】
【作用】前記した半導体集積回路装置の組立方法によれ
ば、バックグラインド工程の前にウェハのダイシング工
程が行われることにより、次工程におけるペレットの欠
けおよび割れなどの要因となるバックグラインド工程で
の面積を考慮し、ペレット単位でのバックグラインドに
よってこれらの影響を低減し、バックグラインド可能な
組立完了時のペレットの厚さを薄くすることができる。
ば、バックグラインド工程の前にウェハのダイシング工
程が行われることにより、次工程におけるペレットの欠
けおよび割れなどの要因となるバックグラインド工程で
の面積を考慮し、ペレット単位でのバックグラインドに
よってこれらの影響を低減し、バックグラインド可能な
組立完了時のペレットの厚さを薄くすることができる。
【００１２】これにより、バックグラインド工程の組立
位置を考慮した研削の限界値の拡大が可能となり、小型
・薄型化の半導体集積回路装置を得ることができる。
位置を考慮した研削の限界値の拡大が可能となり、小型
・薄型化の半導体集積回路装置を得ることができる。
【００１３】特に、バックグラインド工程が組立の封止
工程後に行われる場合には、ペレット自体の強度だけで
はなく、外部接続用リードおよび封止材による支持も加
わるので、さらに組立完了時のペレット厚を薄くして半
導体集積回路装置の薄型化を可能とすることができる。
工程後に行われる場合には、ペレット自体の強度だけで
はなく、外部接続用リードおよび封止材による支持も加
わるので、さらに組立完了時のペレット厚を薄くして半
導体集積回路装置の薄型化を可能とすることができる。
【００１４】
【実施例】図１は本発明の半導体集積回路装置の組立方
法の一実施例である半導体集積回路装置を示す断面図、
図２は本実施例の半導体集積回路装置の組立方法を示す
フロー図、図３は本実施例において、組立過程における
半導体集積回路装置を示す断面図、図４は本実施例の半
導体集積回路装置の変形例を示す断面図、図５および図
６は本実施例の半導体集積回路装置の組立方法の変形例
を示すフロー図である。
法の一実施例である半導体集積回路装置を示す断面図、
図２は本実施例の半導体集積回路装置の組立方法を示す
フロー図、図３は本実施例において、組立過程における
半導体集積回路装置を示す断面図、図４は本実施例の半
導体集積回路装置の変形例を示す断面図、図５および図
６は本実施例の半導体集積回路装置の組立方法の変形例
を示すフロー図である。
【００１５】まず、図１により本実施例の半導体集積回
路装置の構成を説明する。
路装置の構成を説明する。
【００１６】本実施例の半導体集積回路装置は、たとえ
ばＳＲＡＭ（Static Random AccessMemory)などのメモ
リパッケージとされ、回路パターンが形成されたペレッ
ト１と、外部接続用のリードフレーム（外部接続用リー
ド）２と、ペレット１をリードフレーム２に搭載する接
着材３と、ペレット１とリードフレーム２とを結線する
ボンディングワイヤ４と、ペレット１とリードフレーム
２の接続部周辺を樹脂封止する封止材５とから構成され
ている。
ばＳＲＡＭ（Static Random AccessMemory)などのメモ
リパッケージとされ、回路パターンが形成されたペレッ
ト１と、外部接続用のリードフレーム（外部接続用リー
ド）２と、ペレット１をリードフレーム２に搭載する接
着材３と、ペレット１とリードフレーム２とを結線する
ボンディングワイヤ４と、ペレット１とリードフレーム
２の接続部周辺を樹脂封止する封止材５とから構成され
ている。
【００１７】次に、本実施例の作用について、実際にパ
ッケージを組み立てる場合を図２により説明する。
ッケージを組み立てる場合を図２により説明する。
【００１８】まず、ウェハ上に回路パターンを形成する
ウェハプロセスが終了した後（ステップ２０１）、たと
えばダイシングソー方式などによってウェハをペレット
１の単位に分割するダイシング工程を行う（ステップ２
０２）。
ウェハプロセスが終了した後（ステップ２０１）、たと
えばダイシングソー方式などによってウェハをペレット
１の単位に分割するダイシング工程を行う（ステップ２
０２）。
【００１９】さらに、パッケージの組立において、分割
された個々のペレット１を外部接続用のリードフレーム
２に半田や樹脂などの接着材３によりペレット付けした
後、ペレット１の電極パッド部とリードフレーム２のイ
ンナーリード部とをＡｕなどのボンディングワイヤ４に
より結線する。
された個々のペレット１を外部接続用のリードフレーム
２に半田や樹脂などの接着材３によりペレット付けした
後、ペレット１の電極パッド部とリードフレーム２のイ
ンナーリード部とをＡｕなどのボンディングワイヤ４に
より結線する。
【００２０】そして、ペレット１とリードフレーム２と
の接続部周辺をエポキシ樹脂などの封止材５により樹脂
封止してパッケージ構造とする（ステップ２０３）。こ
の樹脂封止されたパッケージは、たとえば図３に示すよ
うにペレット１の裏面が封止材５より露出された構造と
なっている。
の接続部周辺をエポキシ樹脂などの封止材５により樹脂
封止してパッケージ構造とする（ステップ２０３）。こ
の樹脂封止されたパッケージは、たとえば図３に示すよ
うにペレット１の裏面が封止材５より露出された構造と
なっている。
【００２１】続いて、樹脂封止後のパッケージをバック
グラインド工程によって所定の厚さに研削する（ステッ
プ２０４）。このとき、研削後のペレット１の厚さは直
接目視により検出することができないので、たとえばリ
ードフレーム２の下端位置を基準にし、予め判っている
接着材３の厚さを考慮してペレット１の厚さを設定する
ことができる。
グラインド工程によって所定の厚さに研削する（ステッ
プ２０４）。このとき、研削後のペレット１の厚さは直
接目視により検出することができないので、たとえばリ
ードフレーム２の下端位置を基準にし、予め判っている
接着材３の厚さを考慮してペレット１の厚さを設定する
ことができる。
【００２２】この場合に、従来はバックグラインド後の
次工程におけるペレット１の欠けおよび割れなどが配慮
され、およそ２８０μｍ程度の厚さまでしか研削できな
かったものが、本実施例においてはペレット１自体の強
度だけではなく、リードフレーム２および封止材５の支
持による強度も加わるために、従来以上の厚さまで研削
することが可能となる。
次工程におけるペレット１の欠けおよび割れなどが配慮
され、およそ２８０μｍ程度の厚さまでしか研削できな
かったものが、本実施例においてはペレット１自体の強
度だけではなく、リードフレーム２および封止材５の支
持による強度も加わるために、従来以上の厚さまで研削
することが可能となる。
【００２３】最後に、リードフレーム２のリード成形な
どの他の組立工程を経て、メモリパッケージの半導体集
積回路装置が完成する（ステップ２０５）。
どの他の組立工程を経て、メモリパッケージの半導体集
積回路装置が完成する（ステップ２０５）。
【００２４】従って、本実施例の半導体集積回路装置に
よれば、ウェハのダイシング、ボンディング、封止工程
の後にバックグラインド工程を行うことにより、面積に
依存するバックグラインド工程での欠けおよび割れなど
の心配がないので、組立完了時におけるペレット１の厚
さを薄くしてパッケージ構造の薄型化を図ることができ
る。
よれば、ウェハのダイシング、ボンディング、封止工程
の後にバックグラインド工程を行うことにより、面積に
依存するバックグラインド工程での欠けおよび割れなど
の心配がないので、組立完了時におけるペレット１の厚
さを薄くしてパッケージ構造の薄型化を図ることができ
る。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２６】たとえば、本実施例の半導体集積回路装置
については、ペレット１の裏面が封止材５より露出され
た封止構造のパッケージである場合について説明した
が、本発明は前記実施例に限定されるものではなく、図
４に示すようにペレット１ａが封止材５ａにより覆わ
れ、バックグラインド工程においてペレット１ａと封止
材５ａを一緒に研削するような場合などについても適用
可能である。
については、ペレット１の裏面が封止材５より露出され
た封止構造のパッケージである場合について説明した
が、本発明は前記実施例に限定されるものではなく、図
４に示すようにペレット１ａが封止材５ａにより覆わ
れ、バックグラインド工程においてペレット１ａと封止
材５ａを一緒に研削するような場合などについても適用
可能である。
【００２７】さらに、本実施例においては、樹脂封止後
にバックグラインド工程を実施する場合について説明し
たが、たとえばバックグラインド工程を図５に示すよう
にペレット付け後に行う場合、図６のようにウェハのダ
イシング後に行う場合などについても広く適用可能であ
る。
にバックグラインド工程を実施する場合について説明し
たが、たとえばバックグラインド工程を図５に示すよう
にペレット付け後に行う場合、図６のようにウェハのダ
イシング後に行う場合などについても広く適用可能であ
る。
【００２８】この場合には、バックグラインド可能なペ
レット厚の限界値を、前述の封止後に行う場合に比べて
薄くできないものの、ウェハ面積ではなくペレット面積
を基準に考えればよいので、パッケージの薄型化の効果
を得ることは可能である。
レット厚の限界値を、前述の封止後に行う場合に比べて
薄くできないものの、ウェハ面積ではなくペレット面積
を基準に考えればよいので、パッケージの薄型化の効果
を得ることは可能である。
【００２９】さらに、図５のようにリードフレームへの
ペレット接着後にバックグラインドを行う場合には、ペ
レットをリードフレームで支持した状態で研削を行うこ
とができ、また図６のようにダイシング後にバックグラ
インドを行う場合には、多数のペレットを表面側でテー
プに貼り付けてからバックグラインドを行うことができ
るので、量産効率を上げることも可能である。
ペレット接着後にバックグラインドを行う場合には、ペ
レットをリードフレームで支持した状態で研削を行うこ
とができ、また図６のようにダイシング後にバックグラ
インドを行う場合には、多数のペレットを表面側でテー
プに貼り付けてからバックグラインドを行うことができ
るので、量産効率を上げることも可能である。
【００３０】さらに、本実施例の半導体集積回路装置に
おいては、薄型化を実現するためにペレットそのものの
厚みを薄くする場合について説明したが、さらにペレッ
トの表面よりパッケージ表面までの厚みを薄くすること
により、パッケージ全体としての薄型化をより一層可能
とすることができる。
おいては、薄型化を実現するためにペレットそのものの
厚みを薄くする場合について説明したが、さらにペレッ
トの表面よりパッケージ表面までの厚みを薄くすること
により、パッケージ全体としての薄型化をより一層可能
とすることができる。
【００３１】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるＳＲＡＭなどのメ
モリパッケージに適用した場合について説明したが、こ
れに限定されるものではなく、パッケージ構造を問わ
ず、他の半導体集積回路装置についても広く適用可能で
ある。
てなされた発明をその利用分野であるＳＲＡＭなどのメ
モリパッケージに適用した場合について説明したが、こ
れに限定されるものではなく、パッケージ構造を問わ
ず、他の半導体集積回路装置についても広く適用可能で
ある。
【００３２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００３３】すなわち、ウェハをペレット単位に分割す
る際に、このウェハを分割するダイシング工程を行った
後にペレットの裏面を研削するバックグラインド工程を
実施することにより、ペレットの欠けおよび割れなどの
要因となるバックグラインド工程での面積を考慮し、ペ
レット単位でのバックグラインドによってこれらの影響
を低減することができるので、バックグラインド可能な
ペレット厚の薄型化が可能となる。
る際に、このウェハを分割するダイシング工程を行った
後にペレットの裏面を研削するバックグラインド工程を
実施することにより、ペレットの欠けおよび割れなどの
要因となるバックグラインド工程での面積を考慮し、ペ
レット単位でのバックグラインドによってこれらの影響
を低減することができるので、バックグラインド可能な
ペレット厚の薄型化が可能となる。
【００３４】特に、バックグラインド工程を、ペレット
周辺を封止して組立が終了した後に行うことにより、ペ
レット自体の強度だけでなく、外部接続用リードおよび
封止材の支持による強度も加えることができるので、さ
らにペレット厚を薄くして半導体集積回路装置の薄型化
が可能となる。
周辺を封止して組立が終了した後に行うことにより、ペ
レット自体の強度だけでなく、外部接続用リードおよび
封止材の支持による強度も加えることができるので、さ
らにペレット厚を薄くして半導体集積回路装置の薄型化
が可能となる。
【００３５】この結果、バックグラインド工程の組立位
置を考慮し、研削の限界値の拡大によって組立完了時に
おけるペレット厚を薄くして小型・薄型化が可能とされ
る半導体集積回路装置の組立方法を得ることができる。
置を考慮し、研削の限界値の拡大によって組立完了時に
おけるペレット厚を薄くして小型・薄型化が可能とされ
る半導体集積回路装置の組立方法を得ることができる。
【図１】本発明の半導体集積回路装置の組立方法の一実
施例である半導体集積回路装置を示す断面図である。
施例である半導体集積回路装置を示す断面図である。
【図２】本実施例の半導体集積回路装置の組立方法を示
すフロー図である。
すフロー図である。
【図３】本実施例において、組立過程における半導体集
積回路装置を示す断面図である。
積回路装置を示す断面図である。
【図４】本実施例の半導体集積回路装置の変形例を示す
断面図である。
断面図である。
【図５】本実施例の半導体集積回路装置の組立方法の変
形例を示すフロー図である。
形例を示すフロー図である。
【図６】本実施例の半導体集積回路装置の組立方法の他
の変形例を示すフロー図である。
の変形例を示すフロー図である。
【図７】従来技術の一例である半導体集積回路装置の組
立方法を示すフロー図である。
立方法を示すフロー図である。
１，１ａ ペレット ２ リードフレーム（外部接続用リード） ３ 接着材 ４ ボンディングワイヤ ５，５ａ 封止材
Claims (2)
- 【請求項１】 回路パターンが形成されたウェハを多数
のペレットに分割し、該分割された個々のペレットをパ
ッケージに搭載し、さらに前記ペレットの電極パッドと
外部接続用リード間を結線した後に、前記ペレット周辺
を封止して組み立てる半導体集積回路装置の組立方法で
あって、前記ウェハをペレット単位に分割する際に、該
ウェハを分割するダイシング工程を行った後に前記ペレ
ットの裏面を研削するバックグラインド工程を実施する
ことを特徴とする半導体集積回路装置の組立方法。 - 【請求項２】 前記バックグラインド工程を、前記ペレ
ット周辺を封止して組立が終了した後に行うことを特徴
とする請求項１記載の半導体集積回路装置の組立方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5124571A JPH06333960A (ja) | 1993-05-27 | 1993-05-27 | 半導体集積回路装置の組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5124571A JPH06333960A (ja) | 1993-05-27 | 1993-05-27 | 半導体集積回路装置の組立方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333960A true JPH06333960A (ja) | 1994-12-02 |
Family
ID=14888782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5124571A Pending JPH06333960A (ja) | 1993-05-27 | 1993-05-27 | 半導体集積回路装置の組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731010B2 (en) | 2000-09-14 | 2004-05-04 | Shinko Electric Industries Co., Ltd. | Resin sealed stacked semiconductor packages with flat surfaces |
-
1993
- 1993-05-27 JP JP5124571A patent/JPH06333960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731010B2 (en) | 2000-09-14 | 2004-05-04 | Shinko Electric Industries Co., Ltd. | Resin sealed stacked semiconductor packages with flat surfaces |
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