JPH06311014A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH06311014A JPH06311014A JP5096360A JP9636093A JPH06311014A JP H06311014 A JPH06311014 A JP H06311014A JP 5096360 A JP5096360 A JP 5096360A JP 9636093 A JP9636093 A JP 9636093A JP H06311014 A JPH06311014 A JP H06311014A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】微小振幅を大振幅に変換するレベル変換回路に
おいて高速化と低消費電流化および回路素子数の削減を
同時に実現する。 【構成】引き上げ動作用にバイポーラ１段を介したソー
ス駆動のＰＭＯＳ、引き下げ用にゲート入力のＮＭＯＳ
を設ける。さらに逆相出力をゲート入力したＮＭＯＳの
ラッチ回路を並列接続し、ＮＭＯＳソース電位調整用に
ダイオードを直列接続した。 【効果】ＥＣＬ出力がＣＭＯＳを直接駆動し、かつＮＭ
ＯＳフィードバック回路の効果で高速化、低パワー化が
同時に実現され速度・パワー積は従来の１／２０〜１／
３０に改善された。同時にダイオードの電位補正の効果
で出力データ依存もほとんど無くバランス性に優れた波
形も得られている。
おいて高速化と低消費電流化および回路素子数の削減を
同時に実現する。 【構成】引き上げ動作用にバイポーラ１段を介したソー
ス駆動のＰＭＯＳ、引き下げ用にゲート入力のＮＭＯＳ
を設ける。さらに逆相出力をゲート入力したＮＭＯＳの
ラッチ回路を並列接続し、ＮＭＯＳソース電位調整用に
ダイオードを直列接続した。 【効果】ＥＣＬ出力がＣＭＯＳを直接駆動し、かつＮＭ
ＯＳフィードバック回路の効果で高速化、低パワー化が
同時に実現され速度・パワー積は従来の１／２０〜１／
３０に改善された。同時にダイオードの電位補正の効果
で出力データ依存もほとんど無くバランス性に優れた波
形も得られている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し時
にバイポーラ素子とＣＭＯＳ素子より構成されるレベル
変換回路に関する。
にバイポーラ素子とＣＭＯＳ素子より構成されるレベル
変換回路に関する。
【０００２】
【従来の技術】バイポーラトランジスタ回路とＣＭＯＳ
回路とにより構成されるいわゆるＢｉ−ＣＭＯＳ回路に
おいて、小振幅のＥＣＬ入力レベルを大振幅のＭＯＳレ
ベルに変換する回路として、例えば図４のような回路が
提案されている（時開昭５９−１９９５８１）。
回路とにより構成されるいわゆるＢｉ−ＣＭＯＳ回路に
おいて、小振幅のＥＣＬ入力レベルを大振幅のＭＯＳレ
ベルに変換する回路として、例えば図４のような回路が
提案されている（時開昭５９−１９９５８１）。
【０００３】この回路はＥＣＬ入力信号ＩＮをベース入
力としたバイポーラトランジスタ（バイポーラＴｒ）Ｑ
１、リファレンス電圧ＶＲをベース入力としたＱ２の共
通エミッタに定電流源Ｉ１を接続し、それぞれのコレク
タ端子に抵抗Ｒ１、Ｒ２を接続し同時に出力ＥＯ、ＥＯ
としたＥＣＬバッファ回路ＥＣＬ１がまず存在する。次
にこの出力信号をバイポーラＴｒＱ４１、Ｑ４２および
定電流源Ｉ４１、Ｉ４２からなるエミッタフォロワ回路
で受ける。それぞれのエミッタ出力をＰ型ＭＯＳＦＥＴ
（ＰＭＯＳ）のＭ４１、Ｍ４２のゲートに入力しＭ４１
のドレイン端子にはＭ４３、Ｍ４４から成るＮ型ＭＯＳ
ＦＥＴ（ＮＭＯＳ）のカレントミラー回路が接続され、
Ｍ４２とＭ４４の共通ドレイン端子が出力端子ＯＵＴと
なる。同様に逆相信号を用いたＭ４５〜４８により出力
端子ＯＵＴができ、これらによりレベル変換部分ＬＣ４
を形成している。
力としたバイポーラトランジスタ（バイポーラＴｒ）Ｑ
１、リファレンス電圧ＶＲをベース入力としたＱ２の共
通エミッタに定電流源Ｉ１を接続し、それぞれのコレク
タ端子に抵抗Ｒ１、Ｒ２を接続し同時に出力ＥＯ、ＥＯ
としたＥＣＬバッファ回路ＥＣＬ１がまず存在する。次
にこの出力信号をバイポーラＴｒＱ４１、Ｑ４２および
定電流源Ｉ４１、Ｉ４２からなるエミッタフォロワ回路
で受ける。それぞれのエミッタ出力をＰ型ＭＯＳＦＥＴ
（ＰＭＯＳ）のＭ４１、Ｍ４２のゲートに入力しＭ４１
のドレイン端子にはＭ４３、Ｍ４４から成るＮ型ＭＯＳ
ＦＥＴ（ＮＭＯＳ）のカレントミラー回路が接続され、
Ｍ４２とＭ４４の共通ドレイン端子が出力端子ＯＵＴと
なる。同様に逆相信号を用いたＭ４５〜４８により出力
端子ＯＵＴができ、これらによりレベル変換部分ＬＣ４
を形成している。
【０００４】入力の信号振幅約０．８ＶはＥＣＬ１の出
力ＥＯにて約１〜１．５Ｖとなり、ＬＣ４の出力にてほ
ぼ電源電圧間の振幅まで増幅される。ＥＯのレベルはハ
イが最高電位ＶＣＣ、ロウがＶＣＣ−振幅となるため、
この信号をエミッタフォロワを介して受けるＭＯＳＦＥ
Ｔは最高電位からしきい値の決まるＰＭＯＳを使用して
いる。カレントミラーは引き下げ側のＮＭＯＳにＰＭＯ
Ｓ信号を伝えるためであり、一般的回路手法である。
力ＥＯにて約１〜１．５Ｖとなり、ＬＣ４の出力にてほ
ぼ電源電圧間の振幅まで増幅される。ＥＯのレベルはハ
イが最高電位ＶＣＣ、ロウがＶＣＣ−振幅となるため、
この信号をエミッタフォロワを介して受けるＭＯＳＦＥ
Ｔは最高電位からしきい値の決まるＰＭＯＳを使用して
いる。カレントミラーは引き下げ側のＮＭＯＳにＰＭＯ
Ｓ信号を伝えるためであり、一般的回路手法である。
【０００５】
【発明が解決しようとする課題】従来回路において、レ
ベル変換部の遅延速度はその引き下げ動作によりリミッ
トしていた。つまり、ＰＭＯＳ１段、ＮＭＯＳ２段のオ
ン動作がカレントミラー回路には必要であり、高速化の
ためには貫通電流の増加が避けられなかった。これと同
時に、エミッタフォロワ回路がＰＭＯＳ入力電圧の調整
上必要なため、この定電流源の電流が避けられずパワー
増加の問題点となっている。
ベル変換部の遅延速度はその引き下げ動作によりリミッ
トしていた。つまり、ＰＭＯＳ１段、ＮＭＯＳ２段のオ
ン動作がカレントミラー回路には必要であり、高速化の
ためには貫通電流の増加が避けられなかった。これと同
時に、エミッタフォロワ回路がＰＭＯＳ入力電圧の調整
上必要なため、この定電流源の電流が避けられずパワー
増加の問題点となっている。
【０００６】
【課題を解決するための手段】本発明では、引き上げ用
にはバイポーラＴｒで受けたソース駆動式のＰＭＯＳを
用い、引き下げ動作用にＥＣＬ出力信号をダイレクトに
入力したＮＭＯＳを用いることで動作段数の削減を図っ
た。同時にＮＭＯＳには出力信号からのフィードバック
をかけ、ソース端子にはダイオードを挿入することで、
無駄な貫通電流の阻止と引き上げ、引き下げの速度バラ
ンスを調整し、より高速化と低パワー化を図った。
にはバイポーラＴｒで受けたソース駆動式のＰＭＯＳを
用い、引き下げ動作用にＥＣＬ出力信号をダイレクトに
入力したＮＭＯＳを用いることで動作段数の削減を図っ
た。同時にＮＭＯＳには出力信号からのフィードバック
をかけ、ソース端子にはダイオードを挿入することで、
無駄な貫通電流の阻止と引き上げ、引き下げの速度バラ
ンスを調整し、より高速化と低パワー化を図った。
【０００７】
【実施例】図１は、本発明の第１の実施例を示すレベル
変換回路図である。ＥＣＬ入力を受けるＥＣＬバッファ
回路は従来例図４のＥＣＬ１と同一である。その出力Ｅ
Ｏ、ＥＯはレベル変換部ＬＣ１回路に入る。ＥＯはバイ
ポーラＴｒＱ１１のベースに入力され、エミッタはゲー
トを最低電位に接続したＰＭＯＳ・Ｍ１１のソース端子
に入力される。逆相入力ＥＯをゲートに受けたＮＭＯＳ
・Ｍ１３はソース端子からダイオードＤ１１を介して最
低電位ＶＥＥに接続され、Ｍ１１とＭ１３のドレインは
接続され出力端子ＯＵＴとなる。ＥＯ、ＥＯの入力を逆
にした同様の回路がＱ１２、Ｍ１２、Ｍ１４にて作られ
出力をＯＵＴとする。各出力の逆相端子をゲート入力と
したＮＭＯＳ・Ｍ１５、Ｍ１６を先のＮＭＯＳに並列に
接続したのがＬＣ１である。
変換回路図である。ＥＣＬ入力を受けるＥＣＬバッファ
回路は従来例図４のＥＣＬ１と同一である。その出力Ｅ
Ｏ、ＥＯはレベル変換部ＬＣ１回路に入る。ＥＯはバイ
ポーラＴｒＱ１１のベースに入力され、エミッタはゲー
トを最低電位に接続したＰＭＯＳ・Ｍ１１のソース端子
に入力される。逆相入力ＥＯをゲートに受けたＮＭＯＳ
・Ｍ１３はソース端子からダイオードＤ１１を介して最
低電位ＶＥＥに接続され、Ｍ１１とＭ１３のドレインは
接続され出力端子ＯＵＴとなる。ＥＯ、ＥＯの入力を逆
にした同様の回路がＱ１２、Ｍ１２、Ｍ１４にて作られ
出力をＯＵＴとする。各出力の逆相端子をゲート入力と
したＮＭＯＳ・Ｍ１５、Ｍ１６を先のＮＭＯＳに並列に
接続したのがＬＣ１である。
【０００８】次にこの回路の動作について説明する。Ｅ
ＯのレベルはハイがＶＣＣ、ロウがＶＣＣ−振幅とな
り、振幅はΔＶ＝１．５Ｖとした。ＥＯがハイからロウ
に移るとき、Ｑ１１のエミッタもＰＮ接合順方向電圧Ｖ
Ｆ（＝約０．８Ｖ）だけ低い電圧で追従するためＭ１１
のソース電位が低下することでゲート電圧が低下しＭ１
１のオン能力が低下する。もちろんゲートの定電圧値に
よってはオフすることになる。この時同時にＥＯがロウ
からハイに移るためＭ１３のゲート電圧が増加しオン能
力が増す。これらのＦＥＴの能力差が充分大きければ出
力ＯＵＴはハイからロウに降下する。出力が逆相のＯＵ
Ｔはこれとは逆の動きでＭ１２が強くオンし、Ｍ１４が
弱くオンまたはオフするためロウからハイに上昇する。
Ｍ１５とＭ１６はそれぞれ逆の出力信号をフィードバッ
クしラッチをかける動作をしている。つまり、この動作
例のＭ１５ではＯＵＴの上昇によりオンしＯＵＴの降下
を助け、Ｍ１６はＯＵＴの降下によりオフしＮＭＯＳの
貫通電流を制限する。
ＯのレベルはハイがＶＣＣ、ロウがＶＣＣ−振幅とな
り、振幅はΔＶ＝１．５Ｖとした。ＥＯがハイからロウ
に移るとき、Ｑ１１のエミッタもＰＮ接合順方向電圧Ｖ
Ｆ（＝約０．８Ｖ）だけ低い電圧で追従するためＭ１１
のソース電位が低下することでゲート電圧が低下しＭ１
１のオン能力が低下する。もちろんゲートの定電圧値に
よってはオフすることになる。この時同時にＥＯがロウ
からハイに移るためＭ１３のゲート電圧が増加しオン能
力が増す。これらのＦＥＴの能力差が充分大きければ出
力ＯＵＴはハイからロウに降下する。出力が逆相のＯＵ
Ｔはこれとは逆の動きでＭ１２が強くオンし、Ｍ１４が
弱くオンまたはオフするためロウからハイに上昇する。
Ｍ１５とＭ１６はそれぞれ逆の出力信号をフィードバッ
クしラッチをかける動作をしている。つまり、この動作
例のＭ１５ではＯＵＴの上昇によりオンしＯＵＴの降下
を助け、Ｍ１６はＯＵＴの降下によりオフしＮＭＯＳの
貫通電流を制限する。
【０００９】次に出力上昇、下降バランスについて考察
すると、出力素子となるＣＭＯＳのオン能力差に起因し
ており、（ＶＧ−ＶＴ）2 に比例する導電率比であるこ
とも周知のことである。ここでＶＴとはＭＯＳＦＥＴの
しきい値電圧である。この回路例ではＰＭＯＳ・Ｍ１１
（Ｍ１２）およびＮＭＯＳ・Ｍ１３（Ｍ１４）のゲート
電圧は同様になり下記式にて表せる。
すると、出力素子となるＣＭＯＳのオン能力差に起因し
ており、（ＶＧ−ＶＴ）2 に比例する導電率比であるこ
とも周知のことである。ここでＶＴとはＭＯＳＦＥＴの
しきい値電圧である。この回路例ではＰＭＯＳ・Ｍ１１
（Ｍ１２）およびＮＭＯＳ・Ｍ１３（Ｍ１４）のゲート
電圧は同様になり下記式にて表せる。
【００１０】ＶＧ（オン／オフ）＝ＶＣＣ−ＶＦ／ＶＣ
Ｃ−ＶＦ−ΔＶ …１ つまり、オフ／オフ能力差を最大にするにはオフ側にて
ＶＧ＝ＶＴにすることであり、ＶＴ＝約０．８Ｖ、基板
電位からのソース電圧上昇によるバックバイアス効果に
よるＶＴの増加分ΔＶＴ＝約０．４Ｖとすれば理想的な
電源電圧は下記式にて示される。
Ｃ−ＶＦ−ΔＶ …１ つまり、オフ／オフ能力差を最大にするにはオフ側にて
ＶＧ＝ＶＴにすることであり、ＶＴ＝約０．８Ｖ、基板
電位からのソース電圧上昇によるバックバイアス効果に
よるＶＴの増加分ΔＶＴ＝約０．４Ｖとすれば理想的な
電源電圧は下記式にて示される。
【００１１】ＶＣＣ＝ΔＶ＋ＶＦ＋ＶＴ＋ΔＶＴ＝約
３．５Ｖ ……２ また式１にはＶＣＣがパラメータとして入っているため
電源電圧によりＦＥＴの印加ゲート電位が変化するがオ
ンおよびオフ時の両方に効いてくるため出力の上昇・下
降バランスは崩れにくくなる。
３．５Ｖ ……２ また式１にはＶＣＣがパラメータとして入っているため
電源電圧によりＦＥＴの印加ゲート電位が変化するがオ
ンおよびオフ時の両方に効いてくるため出力の上昇・下
降バランスは崩れにくくなる。
【００１２】出力レベルはバイポーラＴｒおよびダイオ
ードの影響でハイがＶＣＣ−ＶＦ、ロウがＶＥＥ＋ＶＦ
となるがこの出力信号を受けるＭＯＳＦＥＴのしきい値
電圧が約０．８Ｖならば問題ない。
ードの影響でハイがＶＣＣ−ＶＦ、ロウがＶＥＥ＋ＶＦ
となるがこの出力信号を受けるＭＯＳＦＥＴのしきい値
電圧が約０．８Ｖならば問題ない。
【００１３】次に本発明の第２の実施例を図２を用いて
説明する。本例では第１の例でのフィードバック用ＮＭ
ＯＳラッチ回路を省略し、ＰＭＯＳのソース駆動端子に
定電流源Ｉ２１、Ｉ２２を追加した。これにより、電流
は増加するがＰＭＯＳのソース電位の下降が高速化し、
ＰＭＯＳのオフ、出力の降下の高速化に効果がある。も
ちろん内部の電位関係および出力レベル関係は第１の実
施例と同様である。
説明する。本例では第１の例でのフィードバック用ＮＭ
ＯＳラッチ回路を省略し、ＰＭＯＳのソース駆動端子に
定電流源Ｉ２１、Ｉ２２を追加した。これにより、電流
は増加するがＰＭＯＳのソース電位の下降が高速化し、
ＰＭＯＳのオフ、出力の降下の高速化に効果がある。も
ちろん内部の電位関係および出力レベル関係は第１の実
施例と同様である。
【００１４】次に本発明の第３の実施例を図３を用いて
説明する。本例は第１の例でのフィードバック用ＮＯＭ
Ｓラッチ回路を省略、もしくは第２の実施例のＰＭＯＳ
ソース端子に接続した定電流源を省略した例である。高
速性、低パワー性においては第１、２の実施例ほど効果
は顕著ではないが回路素子が少ない利点があり、従来例
図４のレベル変換部ＬＣ４と比較すると本例のＬＣ３は
素子数にして６割以下になり、大幅な減少が可能になっ
ている。
説明する。本例は第１の例でのフィードバック用ＮＯＭ
Ｓラッチ回路を省略、もしくは第２の実施例のＰＭＯＳ
ソース端子に接続した定電流源を省略した例である。高
速性、低パワー性においては第１、２の実施例ほど効果
は顕著ではないが回路素子が少ない利点があり、従来例
図４のレベル変換部ＬＣ４と比較すると本例のＬＣ３は
素子数にして６割以下になり、大幅な減少が可能になっ
ている。
【００１５】次に本発明の第４の実施例を図５を用いて
説明する。本例は外部最低電源電圧ＶＥＥに対し内部で
の電源電位ＶＥＥＭを回路ＶＥＧにて発生している回路
例である。さらに各実施例のレベル変換部ＬＣ内のＮＭ
ＯＳソースに接続したダイオードを複数のレベル変換部
に対し共通化し、Ｄ５１の１素子にて実現した。このよ
うな例では外部電圧に左右されずレベル変換部にかかる
電圧を調整できるためより最適化がしやすく、同時に素
子数の削減が図れる。もちろんＥＣＬバッファ部の最低
電位は外部印加のＶＥＥをそのまま使用し、レベル変換
部と共通になっていなくても問題ない。
説明する。本例は外部最低電源電圧ＶＥＥに対し内部で
の電源電位ＶＥＥＭを回路ＶＥＧにて発生している回路
例である。さらに各実施例のレベル変換部ＬＣ内のＮＭ
ＯＳソースに接続したダイオードを複数のレベル変換部
に対し共通化し、Ｄ５１の１素子にて実現した。このよ
うな例では外部電圧に左右されずレベル変換部にかかる
電圧を調整できるためより最適化がしやすく、同時に素
子数の削減が図れる。もちろんＥＣＬバッファ部の最低
電位は外部印加のＶＥＥをそのまま使用し、レベル変換
部と共通になっていなくても問題ない。
【００１６】次に具体的回路特性例を０．６μｍクラス
のＢｉ−ＣＭＯＳ設計ルールによるデータを用いて説明
する。図６が第１の実施例の入力ＥＣＬ信号に対する回
路出力波形である。ここではＶＥＥ、ＶＥＥＭを４．５
Ｖ、０．５Ｖにそれぞれ設定している。出力の波形は入
力の上昇、下降およびそれぞれの同相、逆相出力にてほ
ぼ同遅延時間、同波形にて動いており、高速性と同時に
パランス性にも優れている事がわかる。
のＢｉ−ＣＭＯＳ設計ルールによるデータを用いて説明
する。図６が第１の実施例の入力ＥＣＬ信号に対する回
路出力波形である。ここではＶＥＥ、ＶＥＥＭを４．５
Ｖ、０．５Ｖにそれぞれ設定している。出力の波形は入
力の上昇、下降およびそれぞれの同相、逆相出力にてほ
ぼ同遅延時間、同波形にて動いており、高速性と同時に
パランス性にも優れている事がわかる。
【００１７】図７に第１、２の実施例での電源電圧ＶＥ
Ｅ（＝ＶＥＥＭ）に対する遅延時間およびＤＣ消費電流
の変化を示す。ただし、この図中の遅延時間にはＥＣＬ
バッファの分も含まれており、電流値にはＥＣＬバッフ
ァの分１．３ｍＡも含まれている。遅延時間は実施例
１、２共に電源変動は小さく、実施例２の方が約１０％
ほど速い事がわかる。電流は電源電圧約４Ｖ以上にて増
加し始めており、オフ時のゲート電圧の増加により完全
にＭＯＳＦＥＴがオフしきれず貫通電流が流れ初めてい
る為である。高速性重視のため実施例２の方が消費電流
は大きい事がわかる。
Ｅ（＝ＶＥＥＭ）に対する遅延時間およびＤＣ消費電流
の変化を示す。ただし、この図中の遅延時間にはＥＣＬ
バッファの分も含まれており、電流値にはＥＣＬバッフ
ァの分１．３ｍＡも含まれている。遅延時間は実施例
１、２共に電源変動は小さく、実施例２の方が約１０％
ほど速い事がわかる。電流は電源電圧約４Ｖ以上にて増
加し始めており、オフ時のゲート電圧の増加により完全
にＭＯＳＦＥＴがオフしきれず貫通電流が流れ初めてい
る為である。高速性重視のため実施例２の方が消費電流
は大きい事がわかる。
【００１８】図８は第１の実施例の２種類の並列接続Ｎ
ＭＯＳのトランジスタサイズの比率に対する遅延時間と
レベル変換部のみのＤＣ電流を示す。フィードバック用
ＮＭＯＳのサイズ比率を増加する事により、電流の減少
と同時に高速化が進むことがわかる。しかし速度は比率
が約１以上では遅れ始めており、これはＥＣＬバッファ
から駆動するＮＭＯＳの能力に対しラッチ回路のＮＭＯ
Ｓが負荷として大きく効いてきている為である。
ＭＯＳのトランジスタサイズの比率に対する遅延時間と
レベル変換部のみのＤＣ電流を示す。フィードバック用
ＮＭＯＳのサイズ比率を増加する事により、電流の減少
と同時に高速化が進むことがわかる。しかし速度は比率
が約１以上では遅れ始めており、これはＥＣＬバッファ
から駆動するＮＭＯＳの能力に対しラッチ回路のＮＭＯ
Ｓが負荷として大きく効いてきている為である。
【００１９】図９に従来例および第１〜３の実施例をＤ
Ｃ消費電流に対する遅延時間として比較した。遅延時間
はＥＣＬバッファを含み負荷として一定の一般的な次段
ゲート入力容量をつけており、電流はレベル変換部のみ
の値である。第３の実施例でも従来に比べ速度が約０．
１ｎｓ高速化しており、第２の実施例では更に約０．１
ｎｓの高速化が実現できている。また、第３の実施例か
ら第１の実施例に発展させる事で約０．６ｎｓの高速化
と同時にパワーを従来例の約１／１０に削減できてい
る。つまり、遅延時間×消費電流の速度パワー積では従
来に比べ約１／２０以下まで改善されることがわかる。
Ｃ消費電流に対する遅延時間として比較した。遅延時間
はＥＣＬバッファを含み負荷として一定の一般的な次段
ゲート入力容量をつけており、電流はレベル変換部のみ
の値である。第３の実施例でも従来に比べ速度が約０．
１ｎｓ高速化しており、第２の実施例では更に約０．１
ｎｓの高速化が実現できている。また、第３の実施例か
ら第１の実施例に発展させる事で約０．６ｎｓの高速化
と同時にパワーを従来例の約１／１０に削減できてい
る。つまり、遅延時間×消費電流の速度パワー積では従
来に比べ約１／２０以下まで改善されることがわかる。
【００２０】
【発明の効果】以上説明してきたとおり本発明のレベル
変換回路はＥＣＬ入力バッファからの信号にてＰＭＯＳ
のソース、ＮＭＯＳのゲートを直接駆動し、ＮＭＯＳの
フィードバック回路を並列接続する事で高速化と低パワ
ー化を同時に実現でき、従来回路に比べ速度・パワー積
を１／２０〜１／３０に大幅な改善ができる。さらに、
電位調整用のダイオードの効果により、入力信号および
出力の同相、逆相の速度、波形共にバランス良く安定し
た動作が得られている。また、回路の素子数削減にも効
果があり、従来の２／３〜１／２の素子にて構成可能に
なっている。
変換回路はＥＣＬ入力バッファからの信号にてＰＭＯＳ
のソース、ＮＭＯＳのゲートを直接駆動し、ＮＭＯＳの
フィードバック回路を並列接続する事で高速化と低パワ
ー化を同時に実現でき、従来回路に比べ速度・パワー積
を１／２０〜１／３０に大幅な改善ができる。さらに、
電位調整用のダイオードの効果により、入力信号および
出力の同相、逆相の速度、波形共にバランス良く安定し
た動作が得られている。また、回路の素子数削減にも効
果があり、従来の２／３〜１／２の素子にて構成可能に
なっている。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】本発明の第３の実施例を示す回路図。
【図４】従来例を示す回路図。
【図５】本発明の第４の実施例を示す回路図。
【図６】第１の実施例の電圧信号波形図。
【図７】第１、２の実施例の遅延時間、消費電流の電源
電圧依存特性。
電圧依存特性。
【図８】第１の実施例の遅延時間、消費電流のＮＭＯＳ
サイズ依存特性。
サイズ依存特性。
【図９】第１、２、３の実施例および従来例の消費電流
対する遅延時間の特性。
対する遅延時間の特性。
ＩＮ 入力信号 ＥＯ／ＥＯ ＥＣＬバッファ回路出力信号 ＯＵＴ／ＯＵＴ レベル変換回路出力信号 ＥＣＬ１ ＥＣＬバッファ回路 ＬＣ１〜４ レベル変換回路 ＶＥＧ 内部電源電位発生回路 Ｑ１〜４２ バイポーラトランジスタ Ｍ１１〜４８ ＭＯＳ電解効果型トランジスタ Ｄ１１〜５１ ＰＮ接合ダイオード Ｉ１〜４２ 定電流源 Ｒ１、２ 抵抗
Claims (5)
- 【請求項１】 入力信号をベースに受けたバイポーラト
ランジスタのエミッタをＰ型ＦＥＴ（電解効果型トラン
ジスタ）のソースに、同ＦＥＴのゲート端子は定電圧に
接続し、入力信号の逆相信号をゲート入力した第１のＮ
型ＦＥＴはソースを順方向のＰＮ接合ダイオードを介し
て最低電位に接続し、該Ｐ、Ｎ型ＦＥＴの各ドレインを
接続し出力としたレベル変換回路。 - 【請求項２】 請求項１の回路において該バイポーラト
ランジスタおよびＰ型、Ｎ型ＦＥＴと同回路を対で形成
し、位相を逆にした入力信号をそれぞれに入力し、入力
に対し同相、逆相の差動出力を可能にしたレベル変換回
路。 - 【請求項３】 請求項２の回路において出力の逆相信号
をゲート入力とした第２のＮ型ＦＥＴを該第１のＮ型Ｆ
ＥＴに並列にそれぞれ接続したレベル変換回路。 - 【請求項４】 請求項１の回路において該バイポーラト
ランジスタのエミッタ端子を定電流源を介して最低電位
に接続したレベル変換回路。 - 【請求項５】 請求項１の回路においてＰＮ接合ダイオ
ードを接続する電源端子として、最低電位の代わりに本
レベル変換回路を含む半導体集積回路内部および外部か
ら供給される電源電圧を使用したレベル変換回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436654B2 (en) | 2010-07-14 | 2013-05-07 | Semiconductor Technology Academic Research Center | Level converter circuit for use in CMOS circuit device provided for converting signal level of digital signal to higher level |
Families Citing this family (15)
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|---|---|---|---|---|
| KR0149653B1 (ko) * | 1995-03-31 | 1998-12-15 | 김광호 | 반도체 메모리장치의 건레벨신호의 입력회로 |
| US5682108A (en) * | 1995-05-17 | 1997-10-28 | Integrated Device Technology, Inc. | High speed level translator |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
| JP3149759B2 (ja) * | 1995-11-17 | 2001-03-26 | 日本電気株式会社 | ラッチ回路 |
| US5900746A (en) * | 1996-06-13 | 1999-05-04 | Texas Instruments Incorporated | Ultra low jitter differential to fullswing BiCMOS comparator with equal rise/fall time and complementary outputs |
| US6054874A (en) * | 1997-07-02 | 2000-04-25 | Cypress Semiconductor Corp. | Output driver circuit with switched current source |
| US6084439A (en) * | 1997-07-02 | 2000-07-04 | Cypress Semiconductor Corp. | Peak detector circuit with extended input voltage range |
| US5994923A (en) * | 1997-10-08 | 1999-11-30 | Cypress Semiconductor Corp. | Correctable output driver and method of using the same |
| EP1006658A1 (en) * | 1998-12-03 | 2000-06-07 | STMicroelectronics S.r.l. | Low dissipation biCMOS ECL/CMOS interface |
| US6175249B1 (en) * | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
| US6211699B1 (en) * | 1999-04-14 | 2001-04-03 | Micro Linear Corporation | High performance CML to CMOS converter |
| US6342793B1 (en) * | 1999-11-03 | 2002-01-29 | International Business Machines Corporation | Method and system for sending large numbers of CMOS control signals into a separate quiet analog power domain |
| US6600338B1 (en) * | 2001-05-04 | 2003-07-29 | Rambus, Inc. | Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
| US10033361B2 (en) * | 2015-12-28 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit, driver IC, and electronic device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPH082019B2 (ja) * | 1989-09-13 | 1996-01-10 | 株式会社東芝 | レベル変換回路 |
| DE4010145C1 (ja) * | 1990-03-29 | 1991-01-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
| US5068551A (en) * | 1990-09-21 | 1991-11-26 | National Semiconductor Corporation | Apparatus and method for translating ECL signals to CMOS signals |
| JPH04172713A (ja) * | 1990-11-06 | 1992-06-19 | Fujitsu Ltd | レベル変換回路 |
| DE69122491D1 (de) * | 1991-02-28 | 1996-11-07 | Ibm | Pegelschieberschaltung für schnelle leistungsarme ECL nach CMOS-Eingangspuffern in biCMOS-Technik |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436654B2 (en) | 2010-07-14 | 2013-05-07 | Semiconductor Technology Academic Research Center | Level converter circuit for use in CMOS circuit device provided for converting signal level of digital signal to higher level |
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| DE69406589T2 (de) | 1998-06-04 |
| DE69406589D1 (de) | 1997-12-11 |
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