JPH0629871A - 自動等化器 - Google Patents
自動等化器Info
- Publication number
- JPH0629871A JPH0629871A JP18201592A JP18201592A JPH0629871A JP H0629871 A JPH0629871 A JP H0629871A JP 18201592 A JP18201592 A JP 18201592A JP 18201592 A JP18201592 A JP 18201592A JP H0629871 A JPH0629871 A JP H0629871A
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- JP
- Japan
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- signal
- clock signal
- circuits
- latch
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- Noise Elimination (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】適応整合フィルタのディジタル乗算回路および
加算回路の演算速度を従来の１／２にする。 【構成】逓倍器４は、受信信号の変調速度に等しい周期
Ｔのクロック信号Ｓｃ１を２逓倍してクロック信号Ｓｃ
２（周期Ｔ／２）を生成する。Ａ−Ｄ変換器３は、ベー
スバンドアナログ信号Ｓｉをクロック信号Ｓｃ２により
標本量子化して、ディジタルベースバンド信号Ｄｉとす
る。適応整合フィルタ１の遅延回路１１ａ〜１１ｄは、
クロック信号Ｓｃ２に応じて信号ＤｉをＴ／２ずつ遅延
した信号列Ｄ１ａ〜Ｄ１ｄを生成する。ラッチ回路１２
ａ〜１２ｅは、信号列Ｄｉ，Ｄ１ａ〜Ｄ１ｄをクロック
信号Ｓｃ１に応じてそれぞれラッチする。乗算回路１４
ａ〜１４ｅは、ラッチ出力信号列Ｄ２ａ〜Ｄ２ｅにタッ
プ係数Ａ-2〜Ａ+2をそれぞれ乗算する。加算回路１５
は、乗算回路１４ａ〜１４ｅの出力を加算する。
加算回路の演算速度を従来の１／２にする。 【構成】逓倍器４は、受信信号の変調速度に等しい周期
Ｔのクロック信号Ｓｃ１を２逓倍してクロック信号Ｓｃ
２（周期Ｔ／２）を生成する。Ａ−Ｄ変換器３は、ベー
スバンドアナログ信号Ｓｉをクロック信号Ｓｃ２により
標本量子化して、ディジタルベースバンド信号Ｄｉとす
る。適応整合フィルタ１の遅延回路１１ａ〜１１ｄは、
クロック信号Ｓｃ２に応じて信号ＤｉをＴ／２ずつ遅延
した信号列Ｄ１ａ〜Ｄ１ｄを生成する。ラッチ回路１２
ａ〜１２ｅは、信号列Ｄｉ，Ｄ１ａ〜Ｄ１ｄをクロック
信号Ｓｃ１に応じてそれぞれラッチする。乗算回路１４
ａ〜１４ｅは、ラッチ出力信号列Ｄ２ａ〜Ｄ２ｅにタッ
プ係数Ａ-2〜Ａ+2をそれぞれ乗算する。加算回路１５
は、乗算回路１４ａ〜１４ｅの出力を加算する。
Description
【０００１】
【産業上の利用分野】本発明は無線回線のフェージング
による符号間干渉を除去する自動等化器に関し、特に適
応整合フィルタと判定帰還形等化器とを組合せた自動等
化器に関する。
による符号間干渉を除去する自動等化器に関し、特に適
応整合フィルタと判定帰還形等化器とを組合せた自動等
化器に関する。
【０００２】
【従来の技術】従来、ディジタル無線通信において、伝
送路で発生するマルチパスフェージングによる符号間干
渉を除去するために、トランスバーサルフィルタを用い
た等化器や、更に等化能力が優れた等化器として、適応
整合フィルタと判定帰還形等化器とを組合せた自動等化
器が使用されている。
送路で発生するマルチパスフェージングによる符号間干
渉を除去するために、トランスバーサルフィルタを用い
た等化器や、更に等化能力が優れた等化器として、適応
整合フィルタと判定帰還形等化器とを組合せた自動等化
器が使用されている。
【０００３】図３は、従来の自動等化器の一例を示すブ
ロック図であり、適応整合フィルタ５と判定帰還形等化
器２とを組合せて構成されている。
ロック図であり、適応整合フィルタ５と判定帰還形等化
器２とを組合せて構成されている。
【０００４】ここで、逓倍器４は、復調器（図示せず）
によって生成された周波数ｆｃのクロック信号Ｓｃ１を
受けて２逓倍し、周波数が２ｆｃのクロック信号Ｓｃ２
を生成してＡ−Ｄ変換器３および適応整合フィルタ５へ
送出する。なお、クロック信号Ｓｃ１の周波数ｆｃは、
受信信号の変調速度に等しい周波数である。
によって生成された周波数ｆｃのクロック信号Ｓｃ１を
受けて２逓倍し、周波数が２ｆｃのクロック信号Ｓｃ２
を生成してＡ−Ｄ変換器３および適応整合フィルタ５へ
送出する。なお、クロック信号Ｓｃ１の周波数ｆｃは、
受信信号の変調速度に等しい周波数である。
【０００５】Ａ−Ｄ変換器３は、復調器によって復調さ
れたベースバンドアナログ信号Ｓｉをクロック信号Ｓｃ
２により標本量子化し、ディジタルベースバンド信号Ｄ
ｉとして適応整合フィルタ５へ送出する。
れたベースバンドアナログ信号Ｓｉをクロック信号Ｓｃ
２により標本量子化し、ディジタルベースバンド信号Ｄ
ｉとして適応整合フィルタ５へ送出する。
【０００６】適応整合フィルタ５は、タップ間隔がＴ／
２（Ｔはクロック信号Ｓｃ１の周期）の線形トランスバ
ーサルフィルタにより構成されており、ディジタルベー
スバンド信号ＤｉをＴ／２ずつ遅延して５列の信号とし
て出力する遅延回路５１と、ディジタルベースバンド信
号Ｄｉの極性ビットおよび等化後の出力ディジタルベー
スバンド信号Ｄｏの極性ビットの相関をとってタップ係
数Ａ-2〜Ａ+2を生成するタップ係数生成回路５２と、５
列の信号にタップ係数Ａ-2〜Ａ+2をそれぞれ乗算する乗
算回路５３と、各乗算回路５３の出力を加算する加算回
路５４と、加算回路５４の出力を周期Ｔでラッチしてデ
ィジタルベースバンド信号Ｄａとして送出するラッチ回
路５５とを有している。
２（Ｔはクロック信号Ｓｃ１の周期）の線形トランスバ
ーサルフィルタにより構成されており、ディジタルベー
スバンド信号ＤｉをＴ／２ずつ遅延して５列の信号とし
て出力する遅延回路５１と、ディジタルベースバンド信
号Ｄｉの極性ビットおよび等化後の出力ディジタルベー
スバンド信号Ｄｏの極性ビットの相関をとってタップ係
数Ａ-2〜Ａ+2を生成するタップ係数生成回路５２と、５
列の信号にタップ係数Ａ-2〜Ａ+2をそれぞれ乗算する乗
算回路５３と、各乗算回路５３の出力を加算する加算回
路５４と、加算回路５４の出力を周期Ｔでラッチしてデ
ィジタルベースバンド信号Ｄａとして送出するラッチ回
路５５とを有している。
【０００７】このような適応整合フィルタ５は、例え
ば、主波成分よりも振幅の小さい干渉波成分が先行して
入力してきた場合、干渉波成分を主波成分の前後に対称
に分布させたディジタルベースバンド信号Ｄａとして出
力する。
ば、主波成分よりも振幅の小さい干渉波成分が先行して
入力してきた場合、干渉波成分を主波成分の前後に対称
に分布させたディジタルベースバンド信号Ｄａとして出
力する。
【０００８】判定帰還形等化器２は、適応整合フィルタ
５の出力信号Ｄａに対してタップ係数Ｃ-2〜Ｃ0 を乗算
する前方等化部２ａと、等化後のディジタルベースバン
ド信号Ｄｏに対してタップ係数Ｃ+1，Ｃ+2を乗算する後
方等化部２ｂと、乗算結果を加算する加算回路２３と、
加算結果を識別して誤差信号Ｄｅを抽出し、誤差成分を
含まない符号間干渉が除去された信号Ｄｏを生成する識
別回路２４と、誤差信号Ｄｅおよび等化後の出力ディジ
タルベースバンド信号Ｄｏの極性ビットとの相関をと
り、時間的に平均してタップ係数Ｃ-2〜Ｃ+2を生成する
タップ係数生成回路２５とを有している。
５の出力信号Ｄａに対してタップ係数Ｃ-2〜Ｃ0 を乗算
する前方等化部２ａと、等化後のディジタルベースバン
ド信号Ｄｏに対してタップ係数Ｃ+1，Ｃ+2を乗算する後
方等化部２ｂと、乗算結果を加算する加算回路２３と、
加算結果を識別して誤差信号Ｄｅを抽出し、誤差成分を
含まない符号間干渉が除去された信号Ｄｏを生成する識
別回路２４と、誤差信号Ｄｅおよび等化後の出力ディジ
タルベースバンド信号Ｄｏの極性ビットとの相関をと
り、時間的に平均してタップ係数Ｃ-2〜Ｃ+2を生成する
タップ係数生成回路２５とを有している。
【０００９】また、前方等化部２ａおよび後方等化部２
ｂは、クロック信号Ｓｃ１に応じてディジタルベースバ
ンド信号Ｄａを周期Ｔずつ遅延させる遅延回路２１と、
タップ係数Ｃ-2〜Ｃ+2をそれぞれ乗算する乗算回路２２
とをそれぞれ有している。
ｂは、クロック信号Ｓｃ１に応じてディジタルベースバ
ンド信号Ｄａを周期Ｔずつ遅延させる遅延回路２１と、
タップ係数Ｃ-2〜Ｃ+2をそれぞれ乗算する乗算回路２２
とをそれぞれ有している。
【００１０】このような判定帰還形等化器２は、例え
ば、主波成分よりも振幅の小さい干渉波成分が遅延して
入力してきた場合、後方等化部２ｂによって干渉波成分
を除去できる。また、主波成分よりも振幅の小さい干渉
波成分が先行して入力してきた場合は、前方等化部２ａ
によって干渉波成分を除去できる。
ば、主波成分よりも振幅の小さい干渉波成分が遅延して
入力してきた場合、後方等化部２ｂによって干渉波成分
を除去できる。また、主波成分よりも振幅の小さい干渉
波成分が先行して入力してきた場合は、前方等化部２ａ
によって干渉波成分を除去できる。
【００１１】ところが、前方等化部２ａは、等化前の符
号間干渉成分を含むディジタルベースバンド信号Ｄａを
用いて補償を行っており、また、後方等化部２ｂは、等
化後の信号Ｄｏを用いて補償を行っているので、後方等
化部２ｂの方が前方等化部２ａよりも高い等化能力をも
っている。従って、主波成分よりも振幅の小さい干渉波
成分が先行して入力してきた場合は、前方等化部２ａに
よって干渉波成分を十分に除去できない場合が生じる。
このため、適応整合フィルタ５と組合せ、前方等化部２
ａのタップ負担を軽減して等化能力を向上している。
号間干渉成分を含むディジタルベースバンド信号Ｄａを
用いて補償を行っており、また、後方等化部２ｂは、等
化後の信号Ｄｏを用いて補償を行っているので、後方等
化部２ｂの方が前方等化部２ａよりも高い等化能力をも
っている。従って、主波成分よりも振幅の小さい干渉波
成分が先行して入力してきた場合は、前方等化部２ａに
よって干渉波成分を十分に除去できない場合が生じる。
このため、適応整合フィルタ５と組合せ、前方等化部２
ａのタップ負担を軽減して等化能力を向上している。
【００１２】
【発明が解決しようとする課題】上述した従来の自動等
化器では、受信信号の変調速度に等しい周波数の２倍の
クロック信号を生成してベースバンドアナログ信号をデ
ィジタルベースバンド信号に変換し、このクロック信号
によって適応整合フィルタを動作させている。このた
め、高速で動作できる高価なディジタル乗算回路および
加算回路を使用する必要があるという問題点がある。
化器では、受信信号の変調速度に等しい周波数の２倍の
クロック信号を生成してベースバンドアナログ信号をデ
ィジタルベースバンド信号に変換し、このクロック信号
によって適応整合フィルタを動作させている。このた
め、高速で動作できる高価なディジタル乗算回路および
加算回路を使用する必要があるという問題点がある。
【００１３】本発明の目的は、適応整合フィルタのディ
ジタル乗算回路および加算回路の演算速度を従来の１／
２にでき、低価格化、ＬＳＩ化による小型化、低消費電
力化が可能な自動等化器を提供することにある。
ジタル乗算回路および加算回路の演算速度を従来の１／
２にでき、低価格化、ＬＳＩ化による小型化、低消費電
力化が可能な自動等化器を提供することにある。
【００１４】
【課題を解決するための手段】本発明の自動等化器は、
受信信号の変調速度の２倍の周波数（周期がＴ／２）で
標本量子化されたディジタルベースハンド信号および周
期Ｔのクロック信号を受け、適応整合フィルタおよび判
定帰還形等化器を組合せて符号間干渉を除去する自動等
化器であって、前記適応整合フィルタは、前記ディジタ
ルベースハンド信号をＴ／２ずつ遅延して複数の信号列
として送出する遅延回路と、前記複数の信号列を前記周
期Ｔのクロック信号に応じてそれぞれラッチする複数の
ラッチ回路と、この複数のラッチ回路がそれぞれ出力す
る信号にタップ係数をそれぞれ乗算する複数の乗算回路
と、この複数の乗算回路の出力を加算する加算回路とを
備えて構成される。また、前記複数のラッチ回路は、隣
接するラッチ回路の一方が前記ディジタルベースハンド
信号のデータ情報を表す点をラッチしたとき、他方のラ
ッチ回路が前記ディジタルベースハンド信号のデータ情
報を表す点の中間点をラッチするように構成される。
受信信号の変調速度の２倍の周波数（周期がＴ／２）で
標本量子化されたディジタルベースハンド信号および周
期Ｔのクロック信号を受け、適応整合フィルタおよび判
定帰還形等化器を組合せて符号間干渉を除去する自動等
化器であって、前記適応整合フィルタは、前記ディジタ
ルベースハンド信号をＴ／２ずつ遅延して複数の信号列
として送出する遅延回路と、前記複数の信号列を前記周
期Ｔのクロック信号に応じてそれぞれラッチする複数の
ラッチ回路と、この複数のラッチ回路がそれぞれ出力す
る信号にタップ係数をそれぞれ乗算する複数の乗算回路
と、この複数の乗算回路の出力を加算する加算回路とを
備えて構成される。また、前記複数のラッチ回路は、隣
接するラッチ回路の一方が前記ディジタルベースハンド
信号のデータ情報を表す点をラッチしたとき、他方のラ
ッチ回路が前記ディジタルベースハンド信号のデータ情
報を表す点の中間点をラッチするように構成される。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示すブロック図
であり、図３に示した従来の自動等化器と同一部分には
同一符号を付して詳細な説明を省略する。ここで、自動
等化器は、適応整合フィルタ１と、判定帰還形等化器２
と、Ａ−Ｄ変換器３と、逓倍器４とを備えている。
であり、図３に示した従来の自動等化器と同一部分には
同一符号を付して詳細な説明を省略する。ここで、自動
等化器は、適応整合フィルタ１と、判定帰還形等化器２
と、Ａ−Ｄ変換器３と、逓倍器４とを備えている。
【００１７】従来例と同様、逓倍器４は、受信信号の変
調速度に等しい周波数ｆｃ（周期Ｔ）のクロック信号Ｓ
ｃ１を受けて２逓倍し、周波数が２ｆｃのクロック信号
Ｓｃ２を生成してＡ−Ｄ変換器３および適応整合フィル
タ１へ送出する。Ａ−Ｄ変換器３は、ベースバンドアナ
ログ信号Ｓｉをクロック信号Ｓｃ２により標本量子化し
て、ディジタルベースバンド信号Ｄｉとして適応整合フ
ィルタ１へ送出する。
調速度に等しい周波数ｆｃ（周期Ｔ）のクロック信号Ｓ
ｃ１を受けて２逓倍し、周波数が２ｆｃのクロック信号
Ｓｃ２を生成してＡ−Ｄ変換器３および適応整合フィル
タ１へ送出する。Ａ−Ｄ変換器３は、ベースバンドアナ
ログ信号Ｓｉをクロック信号Ｓｃ２により標本量子化し
て、ディジタルベースバンド信号Ｄｉとして適応整合フ
ィルタ１へ送出する。
【００１８】適応整合フィルタ１は、周波数２ｆｃのク
ロック信号Ｓｃ２に応じてディジタルベースバンド信号
ＤｉをＴ／２ずつ遅延して信号列Ｄ１ａ〜Ｄ１ｄとして
出力する遅延回路１１ａ〜１１ｄと、信号列Ｄｉ，Ｄ１
ａ〜Ｄ１ｄを周波数ｆｃのクロック信号Ｓｃ１に応じて
それぞれラッチするラッチ回路１２ａ〜１２ｅと、ディ
ジタルベースバンド信号Ｄｉの極性ビットおよび等化後
の出力ディジタルベースバンド信号Ｄｏの極性ビットの
相関をとってタップ係数Ａ-2〜Ａ+2を生成するタップ係
数生成回路１３と、ラッチ出力信号列Ｄ２ａ〜Ｄ２ｅに
タップ係数Ａ-2〜Ａ+2をそれぞれ乗算する乗算回路１４
ａ〜１４ｅと、各乗算回路１４ａ〜１４ｅの出力を加算
して出力信号Ｄａとして送出する加算回路１５とを有し
ている。
ロック信号Ｓｃ２に応じてディジタルベースバンド信号
ＤｉをＴ／２ずつ遅延して信号列Ｄ１ａ〜Ｄ１ｄとして
出力する遅延回路１１ａ〜１１ｄと、信号列Ｄｉ，Ｄ１
ａ〜Ｄ１ｄを周波数ｆｃのクロック信号Ｓｃ１に応じて
それぞれラッチするラッチ回路１２ａ〜１２ｅと、ディ
ジタルベースバンド信号Ｄｉの極性ビットおよび等化後
の出力ディジタルベースバンド信号Ｄｏの極性ビットの
相関をとってタップ係数Ａ-2〜Ａ+2を生成するタップ係
数生成回路１３と、ラッチ出力信号列Ｄ２ａ〜Ｄ２ｅに
タップ係数Ａ-2〜Ａ+2をそれぞれ乗算する乗算回路１４
ａ〜１４ｅと、各乗算回路１４ａ〜１４ｅの出力を加算
して出力信号Ｄａとして送出する加算回路１５とを有し
ている。
【００１９】次に動作を説明する。
【００２０】適応整合フィルタ１へ入力する信号Ｄｉ
は、周波数２ｆｃ（周期Ｔ／２）のクロック信号Ｓｃ２
によってベースバンド信号Ｓｉを標本量子化して生成さ
れた信号である。いま、ラッチ回路１２ａ，１２ｂ〜１
２ｅが、周波数ｆｃ（周期Ｔ）のクロック信号Ｓｃ１に
応じて入力信号Ｄｉ，Ｄ１ａ〜Ｄ１ｄをそれぞれラッチ
するとき、ベースバンド信号のデータ情報を表す点をラ
ッチしたときの信号をｍ（ｍは整数）で表し、データ情
報を表す点の中間点をラッチしたときの信号をｍ±０．
５で表したとき、図２に示すようにラッチ処理を行う。
は、周波数２ｆｃ（周期Ｔ／２）のクロック信号Ｓｃ２
によってベースバンド信号Ｓｉを標本量子化して生成さ
れた信号である。いま、ラッチ回路１２ａ，１２ｂ〜１
２ｅが、周波数ｆｃ（周期Ｔ）のクロック信号Ｓｃ１に
応じて入力信号Ｄｉ，Ｄ１ａ〜Ｄ１ｄをそれぞれラッチ
するとき、ベースバンド信号のデータ情報を表す点をラ
ッチしたときの信号をｍ（ｍは整数）で表し、データ情
報を表す点の中間点をラッチしたときの信号をｍ±０．
５で表したとき、図２に示すようにラッチ処理を行う。
【００２１】すなわち、ラッチ回路１２ａ，１２ｃ，１
２ｅは、入力信号列Ｄｉ，Ｄ１ｂ，Ｄ１ｄのデータ情報
を表す点をラッチして信号列Ｄ２ａ，Ｄ２ｃ，Ｄ２ｅと
して出力し、ラッチ回路１２ｂ，１２ｄは入力信号列Ｄ
１ａ，Ｄ１ｃのデータ情報を表す点の中間点をラッチし
て信号列Ｄ２ｂ，Ｄ２ｄを出力する。
２ｅは、入力信号列Ｄｉ，Ｄ１ｂ，Ｄ１ｄのデータ情報
を表す点をラッチして信号列Ｄ２ａ，Ｄ２ｃ，Ｄ２ｅと
して出力し、ラッチ回路１２ｂ，１２ｄは入力信号列Ｄ
１ａ，Ｄ１ｃのデータ情報を表す点の中間点をラッチし
て信号列Ｄ２ｂ，Ｄ２ｄを出力する。
【００２２】このように、ラッチ回路により、周期Ｔ／
２の信号列を周期Ｔの信号列に変換できるので、乗算回
路１４ａ〜１４ｅおよび加算回路１５の演算速度を従来
の１／２にすることができる。
２の信号列を周期Ｔの信号列に変換できるので、乗算回
路１４ａ〜１４ｅおよび加算回路１５の演算速度を従来
の１／２にすることができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、タ
ップ係数を乗算する複数の乗算回路の入力側にそれぞれ
ラッチ回路を設け、遅延回路によって生成されたＴ／２
ずつ遅延する信号列を周期Ｔのクロック信号に応じてラ
ッチすることにより、周期Ｔの信号列に変換できるの
で、乗算回路および乗算結果を加算する加算回路の演算
速度を従来の１／２にすることができ、低価格化、ＬＳ
Ｉ化による小型化、低消費電力化等を実現できる。
ップ係数を乗算する複数の乗算回路の入力側にそれぞれ
ラッチ回路を設け、遅延回路によって生成されたＴ／２
ずつ遅延する信号列を周期Ｔのクロック信号に応じてラ
ッチすることにより、周期Ｔの信号列に変換できるの
で、乗算回路および乗算結果を加算する加算回路の演算
速度を従来の１／２にすることができ、低価格化、ＬＳ
Ｉ化による小型化、低消費電力化等を実現できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を説明する図である。
【図３】従来の自動等化器の一例を示すブロック図であ
る。
る。
１ 適応整合フィルタ ２ 判定帰還形等化器 ３ Ａ−Ｄ変換器 ４ 逓倍器 １１ａ〜１１ｄ 遅延回路 １２ａ〜１２ｅ ラッチ回路 １３ タップ係数生成回路 １４ａ〜１４ｅ 乗算回路 １５ 加算回路 Ｓｃ１，Ｓｃ２ クロック信号 Ｓｉ ベースバンドアナログ信号 Ｄｉ ディジタルベースバンド信号
Claims (2)
- 【請求項１】 受信信号の変調速度の２倍の周波数（周
期がＴ／２）で標本量子化されたディジタルベースハン
ド信号および周期Ｔのクロック信号を受け、適応整合フ
ィルタおよび判定帰還形等化器を組合せて符号間干渉を
除去する自動等化器であって、 前記適応整合フィルタは、前記ディジタルベースハンド
信号をＴ／２ずつ遅延して複数の信号列として送出する
遅延回路と、前記複数の信号列を前記周期Ｔのクロック
信号に応じてそれぞれラッチする複数のラッチ回路と、
この複数のラッチ回路がそれぞれ出力する信号にタップ
係数をそれぞれ乗算する複数の乗算回路と、この複数の
乗算回路の出力を加算する加算回路とを備えることを特
徴とする自動等化器。 - 【請求項２】 前記複数のラッチ回路は、隣接するラッ
チ回路の一方が前記ディジタルベースハンド信号のデー
タ情報を表す点をラッチしたとき、他方のラッチ回路が
前記ディジタルベースハンド信号のデータ情報を表す点
の中間点をラッチすることを特徴とする請求項１記載の
自動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18201592A JPH0629871A (ja) | 1992-07-09 | 1992-07-09 | 自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18201592A JPH0629871A (ja) | 1992-07-09 | 1992-07-09 | 自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629871A true JPH0629871A (ja) | 1994-02-04 |
Family
ID=16110848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18201592A Pending JPH0629871A (ja) | 1992-07-09 | 1992-07-09 | 自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028253A (ja) * | 2008-07-16 | 2010-02-04 | Shinshu Univ | 多段階構成をなす適応等化器を用いた情報伝送システム |
-
1992
- 1992-07-09 JP JP18201592A patent/JPH0629871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028253A (ja) * | 2008-07-16 | 2010-02-04 | Shinshu Univ | 多段階構成をなす適応等化器を用いた情報伝送システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |