JPH10243036A - 複素コンステレイションポイント乗算器 - Google Patents
複素コンステレイションポイント乗算器Info
- Publication number
- JPH10243036A JPH10243036A JP10054464A JP5446498A JPH10243036A JP H10243036 A JPH10243036 A JP H10243036A JP 10054464 A JP10054464 A JP 10054464A JP 5446498 A JP5446498 A JP 5446498A JP H10243036 A JPH10243036 A JP H10243036A
- Authority
- JP
- Japan
- Prior art keywords
- complex
- multiplier
- coupled
- input node
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4806—Computations with complex numbers
- G06F7/4812—Complex multiplication
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/36—Modulator circuits; Transmitter circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 従来の複素数乗算器に代わるより小さな寸法
および低い消費電力の複素コンステレイションポイント
乗算器を実現する。 【解決手段】 複素コンステレイションポイント乗算器
600はデジタル変調コンステレイションにおけるポイ
ントによって複素数を乗算する。所望のコンステレイシ
ョンポイントはデジタル制御ワードにマッピングされ
る。複素数は被乗数入力ノード610,615に結合さ
れかつデジタル制御ワードは制御入力ノード620,6
23,626に結合される。論理ゲート602,60
3,605,606,607,609を介して、制御ワ
ードはスイッチ651〜658およびアキュムレータ6
50,659、スケーラブロック663,665および
否定ブロック643,646のような簡単な算術ブロッ
クを制御し、入力複素数とコンステレイションポイント
との積である出力複素数を発生する。
および低い消費電力の複素コンステレイションポイント
乗算器を実現する。 【解決手段】 複素コンステレイションポイント乗算器
600はデジタル変調コンステレイションにおけるポイ
ントによって複素数を乗算する。所望のコンステレイシ
ョンポイントはデジタル制御ワードにマッピングされ
る。複素数は被乗数入力ノード610,615に結合さ
れかつデジタル制御ワードは制御入力ノード620,6
23,626に結合される。論理ゲート602,60
3,605,606,607,609を介して、制御ワ
ードはスイッチ651〜658およびアキュムレータ6
50,659、スケーラブロック663,665および
否定ブロック643,646のような簡単な算術ブロッ
クを制御し、入力複素数とコンステレイションポイント
との積である出力複素数を発生する。
Description
【0001】
【発明の属する技術分野】この発明は一般的には通信シ
ステムに関し、かつより特定的にはデジタル通信システ
ムにおいて使用するための低電力消費コンステレイショ
ン乗算器(constellation multip
lier)に関する。
ステムに関し、かつより特定的にはデジタル通信システ
ムにおいて使用するための低電力消費コンステレイショ
ン乗算器(constellation multip
lier)に関する。
【0002】
【従来の技術】π/4差分直交位相シフトキーイング
(π/4 differentialquadratu
re phase shift keying:π/4
DQPSK)および64−QAM,16−QAMおよび
QPSKのような直交振幅変調(QAM)の他の変形の
ような、デジタル通信システムはシンボルコンステレイ
ション(symbol constellation)
における各ポイントが複素数によって乗算されることを
必要とする。例えば、送信されるまたは伝送される信号
の帯域幅を制限するために使用されるパルス成形フィル
タ、同期のために使用される複素相関、およびチャネル
サウンディング(channel sounding)
のために使用される適応チャネル推定(adaptiv
e channel estimation)はすべて
デジタル通信システムの送信機または受信機においてコ
ンステレイションポイントを複素数によって乗算するこ
とを必要する。
(π/4 differentialquadratu
re phase shift keying:π/4
DQPSK)および64−QAM,16−QAMおよび
QPSKのような直交振幅変調(QAM)の他の変形の
ような、デジタル通信システムはシンボルコンステレイ
ション(symbol constellation)
における各ポイントが複素数によって乗算されることを
必要とする。例えば、送信されるまたは伝送される信号
の帯域幅を制限するために使用されるパルス成形フィル
タ、同期のために使用される複素相関、およびチャネル
サウンディング(channel sounding)
のために使用される適応チャネル推定(adaptiv
e channel estimation)はすべて
デジタル通信システムの送信機または受信機においてコ
ンステレイションポイントを複素数によって乗算するこ
とを必要する。
【0003】
【発明が解決しようとする課題】一般に、複素乗算は汎
用デジタル信号プロセッサのオンボード単一サイクル乗
算器およびアキュムレータ(multiplier−a
nd−accumulator:MAC)を使用して実
施される信号処理アルゴリズムを使用する。しかしなが
ら、MACは大きな寸法および電流消費を有する。もし
信号処理が専用の応用特定集積回路(ASIC)を使用
して行われれば、単一サイクルMACは寸法および電力
消費に関してコストがかかりかつ電力を浪費する。
用デジタル信号プロセッサのオンボード単一サイクル乗
算器およびアキュムレータ(multiplier−a
nd−accumulator:MAC)を使用して実
施される信号処理アルゴリズムを使用する。しかしなが
ら、MACは大きな寸法および電流消費を有する。もし
信号処理が専用の応用特定集積回路(ASIC)を使用
して行われれば、単一サイクルMACは寸法および電力
消費に関してコストがかかりかつ電力を浪費する。
【0004】従って、複素乗算を可能にするが低い電力
消費および低いコストを有する、デジタル通信システム
の送信機または受信機において実施できる、乗算器の必
要性が存在する。
消費および低いコストを有する、デジタル通信システム
の送信機または受信機において実施できる、乗算器の必
要性が存在する。
【0005】
【課題を解決するための手段】複素コンステレイション
ポイント乗算器は複素数をデジタル変調シンボルコンス
テレイションにおけるあるポイントによって乗算する。
所望のコンステレイションポイントにデジタル制御ワー
ドが割り当てられる。前記複素数が被乗数(multi
plicand)入力ノードに結合されかつデジタル制
御ワードが入力ノードを制御するために結合される。論
理ゲートを介して、前記制御ワードはスイッチおよび、
アキュムレータ、スケーラブロック、および否定ブロッ
クのような、簡単な算術ブロック(arithmeti
c blocks)を制御し、入力複素数とコンステレ
イションポイントとの積である出力複素数を発生する。
スイッチ、アキュムレータ、スケーラブロック、および
否定ブロックを思慮深く配置構成することにより、複素
コンステレイションポイント乗算器のコスト、寸法およ
び電流消費は伝統的な乗算器−アキュムレータと比較し
て低減される。
ポイント乗算器は複素数をデジタル変調シンボルコンス
テレイションにおけるあるポイントによって乗算する。
所望のコンステレイションポイントにデジタル制御ワー
ドが割り当てられる。前記複素数が被乗数(multi
plicand)入力ノードに結合されかつデジタル制
御ワードが入力ノードを制御するために結合される。論
理ゲートを介して、前記制御ワードはスイッチおよび、
アキュムレータ、スケーラブロック、および否定ブロッ
クのような、簡単な算術ブロック(arithmeti
c blocks)を制御し、入力複素数とコンステレ
イションポイントとの積である出力複素数を発生する。
スイッチ、アキュムレータ、スケーラブロック、および
否定ブロックを思慮深く配置構成することにより、複素
コンステレイションポイント乗算器のコスト、寸法およ
び電流消費は伝統的な乗算器−アキュムレータと比較し
て低減される。
【0006】
【発明の実施の形態】図1は、乗算器を含む通信システ
ムのブロックシステム図を示す。示された通信システム
100は無線電話であるが、2方向無線機、変調器−復
調器(MODEM)、ページャ、その他のような、他の
通信装置も乗算器を含む同様の通信システムを使用する
ことができる。
ムのブロックシステム図を示す。示された通信システム
100は無線電話であるが、2方向無線機、変調器−復
調器(MODEM)、ページャ、その他のような、他の
通信装置も乗算器を含む同様の通信システムを使用する
ことができる。
【0007】送信機セクションにおいては、マイクロホ
ン105からのアナログ入力信号は音声エンコーダ11
0およびデジタルチャネルエンコーダ120を通して処
理される。チャネルエンコーダ120からのデジタルビ
ットストリームは変調器130に入り、該変調器130
は入りシンボルシーケンスをデジタルパルスに変換する
乗算器135を含む。これらのパルスは次に成形され
(shaped)および無線周波(RF)キャリアへと
変調される。リニアRF電力増幅器140は前記変調さ
れた信号を増幅し、かつデュプレクサ150およびアン
テナ155が無線通信チャネルによって変調された信号
を送信できるようにする。
ン105からのアナログ入力信号は音声エンコーダ11
0およびデジタルチャネルエンコーダ120を通して処
理される。チャネルエンコーダ120からのデジタルビ
ットストリームは変調器130に入り、該変調器130
は入りシンボルシーケンスをデジタルパルスに変換する
乗算器135を含む。これらのパルスは次に成形され
(shaped)および無線周波(RF)キャリアへと
変調される。リニアRF電力増幅器140は前記変調さ
れた信号を増幅し、かつデュプレクサ150およびアン
テナ155が無線通信チャネルによって変調された信号
を送信できるようにする。
【0008】通信システムの受信機部分においては、ア
ンテナ155は相補的な通信装置から変調された信号を
受信し、かつデュプレクサ150が該信号をRF受信機
160、乗算器175を備えた復調器170、チャネル
デコーダ180、および音声デコーダ190へと導く。
オーディオスピーカ195が次に音声デコーダ190か
らのベースバンド信号を再生する。
ンテナ155は相補的な通信装置から変調された信号を
受信し、かつデュプレクサ150が該信号をRF受信機
160、乗算器175を備えた復調器170、チャネル
デコーダ180、および音声デコーダ190へと導く。
オーディオスピーカ195が次に音声デコーダ190か
らのベースバンド信号を再生する。
【0009】この通信システム100においては、変調
器におけるパルス成形フィルタが適切に送信された信号
の帯域幅を制限できるように変調器130に乗算器13
5が存在することが希望される。乗算器175がまた復
調器170において複素相関および適応チャネル推定の
ために使用できる。もし望むならば、通信システムの送
信機および受信機セクションの双方において単一の乗算
器を使用することができる。
器におけるパルス成形フィルタが適切に送信された信号
の帯域幅を制限できるように変調器130に乗算器13
5が存在することが希望される。乗算器175がまた復
調器170において複素相関および適応チャネル推定の
ために使用できる。もし望むならば、通信システムの送
信機および受信機セクションの双方において単一の乗算
器を使用することができる。
【0010】図2は、従来技術の複素数乗算器のブロッ
ク図を示す。この従来技術の乗算器200は任意の2つ
の複素数を乗算することができ、かつそれは図1に示さ
れる通信システム100における乗算器135,175
として使用できる。従来技術の乗算器200は4つの入
力ノード210,215,220,225、4つのMA
Cブロック230,233,236,239、および2
つのアキュムレータブロック250,255を有する。
第1の複素数Xの実数成分はノード215に結合されか
つ複素数Xの虚数成分はノード210に接続される。一
方、第2の複素数Yの実数成分はノード225に結合さ
れ、一方複素数Yの虚数成分はノード220に結合され
る。複素数XおよびYの積である、複素数Zは出力ノー
ド290,295に与えられ、複素数Zの実数成分は出
力ノード290にかつ複素数Zの虚数成分は出力ノード
295に与えられる。
ク図を示す。この従来技術の乗算器200は任意の2つ
の複素数を乗算することができ、かつそれは図1に示さ
れる通信システム100における乗算器135,175
として使用できる。従来技術の乗算器200は4つの入
力ノード210,215,220,225、4つのMA
Cブロック230,233,236,239、および2
つのアキュムレータブロック250,255を有する。
第1の複素数Xの実数成分はノード215に結合されか
つ複素数Xの虚数成分はノード210に接続される。一
方、第2の複素数Yの実数成分はノード225に結合さ
れ、一方複素数Yの虚数成分はノード220に結合され
る。複素数XおよびYの積である、複素数Zは出力ノー
ド290,295に与えられ、複素数Zの実数成分は出
力ノード290にかつ複素数Zの虚数成分は出力ノード
295に与えられる。
【0011】従来技術の乗算器の実数分岐またはブラン
チ270において、MACブロック230は複素数Xお
よびYの虚数成分をいっしょに乗算し、MACブロック
233は複素数XおよびYの実数成分をいっしょに乗算
し、かつアキュムレータブロック250はMACブロッ
ク230の積をMACブロック233の積から減算して
出力ノード290において複素数Zの実数成分を生成す
る。
チ270において、MACブロック230は複素数Xお
よびYの虚数成分をいっしょに乗算し、MACブロック
233は複素数XおよびYの実数成分をいっしょに乗算
し、かつアキュムレータブロック250はMACブロッ
ク230の積をMACブロック233の積から減算して
出力ノード290において複素数Zの実数成分を生成す
る。
【0012】従来技術の乗算器の虚数分岐280におい
て、他のMACブロック236は複素数Xの実数成分を
複素数Yの虚数成分によって乗算する。MACブロック
239は複素数Yの実数成分を複素数Xの虚数成分によ
って乗算する。最後に、アキュムレータブロック255
がMACブロック236,239からの積を合計し、出
力ノード295において前記積、複素数Z、の虚数成分
を発生する。
て、他のMACブロック236は複素数Xの実数成分を
複素数Yの虚数成分によって乗算する。MACブロック
239は複素数Yの実数成分を複素数Xの虚数成分によ
って乗算する。最後に、アキュムレータブロック255
がMACブロック236,239からの積を合計し、出
力ノード295において前記積、複素数Z、の虚数成分
を発生する。
【0013】この回路を8ビットの実数および虚数成分
を備えた1つの出力複素数Zがそれぞれのクロックサイ
クルごとに生成されるように実施するには3000より
多くのゲートを必要とする。もし高いゲートカウントの
MACブロック230,233,236,239が異な
る構成で置き換えできれば、従来技術の複素数乗算器の
ゲートカウントおよび電流消費は大幅に低減できる。
を備えた1つの出力複素数Zがそれぞれのクロックサイ
クルごとに生成されるように実施するには3000より
多くのゲートを必要とする。もし高いゲートカウントの
MACブロック230,233,236,239が異な
る構成で置き換えできれば、従来技術の複素数乗算器の
ゲートカウントおよび電流消費は大幅に低減できる。
【0014】図3は、図1に示される通信システムによ
って使用できるサンプルのシンボルコンステレイション
を示す。例えば、π/4DQPSKデジタル信号コンス
テレイション300は8つのコンステレイションポイン
ト351〜358を有し、各々のコンステレイションポ
イントは45度の倍数である角度において単位円310
上にある。各々のコンステレイションポイントは図示の
ごとく000〜111の3ビットの2進制御ワードを割
り当てることができる。次に、図2に示される従来技術
の複素数乗算器は第2の複素数Yが知られた有限の集合
または組(finite set)に限定されているた
め簡略化することができる。
って使用できるサンプルのシンボルコンステレイション
を示す。例えば、π/4DQPSKデジタル信号コンス
テレイション300は8つのコンステレイションポイン
ト351〜358を有し、各々のコンステレイションポ
イントは45度の倍数である角度において単位円310
上にある。各々のコンステレイションポイントは図示の
ごとく000〜111の3ビットの2進制御ワードを割
り当てることができる。次に、図2に示される従来技術
の複素数乗算器は第2の複素数Yが知られた有限の集合
または組(finite set)に限定されているた
め簡略化することができる。
【0015】図4は、図3に示されるコンステレイショ
ンポイントを表す、制御ワードを図1に示される乗算器
の出力へとマッピングするテーブルを示す。任意の入力
複素数、X=c+jd、に対して、cは複素数Xの実数
成分を表し、かつdは該複素数の虚数成分を表すものと
することができる。図3に示される制御ワードa1a2
a0=000を有するコンステレイションポイントが複
素数Xによって乗算されたとき、得られる複素数Zは単
にZ=c+jdである。制御ワードa2a1a0=11
1を有するコンステレイションポイントのような、異な
るコンステレイションポイントが複素数Xによって乗算
されたとき、得られる複素数ZはZ={(21/2)/
2}(c+d)+j{(21/2)/2}(d−c)で
ある。他のコンステレイションポイント乗算器の出力は
テーブルに示すとおりである。
ンポイントを表す、制御ワードを図1に示される乗算器
の出力へとマッピングするテーブルを示す。任意の入力
複素数、X=c+jd、に対して、cは複素数Xの実数
成分を表し、かつdは該複素数の虚数成分を表すものと
することができる。図3に示される制御ワードa1a2
a0=000を有するコンステレイションポイントが複
素数Xによって乗算されたとき、得られる複素数Zは単
にZ=c+jdである。制御ワードa2a1a0=11
1を有するコンステレイションポイントのような、異な
るコンステレイションポイントが複素数Xによって乗算
されたとき、得られる複素数ZはZ={(21/2)/
2}(c+d)+j{(21/2)/2}(d−c)で
ある。他のコンステレイションポイント乗算器の出力は
テーブルに示すとおりである。
【0016】テーブルから、乗算器の実数または虚数分
岐のいずれかにおいて行う必要がある4つの基本的な操
作、すなわち、(c+d),(c−d){(21/2)
/2}のスケーリング(scaling)、および否定
(negation)、があることが分かる。もし各々
のコンステレイションポイントの3ビットの表現が制御
ワードa2a1a0として使用されれば、乗算器の実数
および虚数分岐のためのブール表現は図5に示されるよ
うに表すことができる。
岐のいずれかにおいて行う必要がある4つの基本的な操
作、すなわち、(c+d),(c−d){(21/2)
/2}のスケーリング(scaling)、および否定
(negation)、があることが分かる。もし各々
のコンステレイションポイントの3ビットの表現が制御
ワードa2a1a0として使用されれば、乗算器の実数
および虚数分岐のためのブール表現は図5に示されるよ
うに表すことができる。
【0017】図5は、好ましい実施形態に従って前記4
つの基本的演算または操作を制御するためのブール表現
のテーブルを示す。機能(c+d)は制御ワードa1a
0=1である場合に乗算器の実数分岐において必要とさ
れる。機能(c+d)は制御ビットa0(*a1)=1
である場合に乗算器の虚数分岐において必要とされる。
前記テーブルの第2のラインは(*a1)a0=1であ
る場合に実数分岐において機能(x−y)が必要であり
かつa1a0=1である場合に虚数分岐において必要で
あることを示している。なお、記号*は図5で使用され
ている上線に対応し、論理的反転を示している。第3の
ラインはa0=1である場合に{(21/2)/2}ス
ケーリング機能が乗算器の実数および虚数分岐の双方に
おいて必要であることを示している。最後に、第4のラ
インは否定機能がa2(+)a1=1である場合に実数
分岐においてかつa2=1である場合に虚数分岐におい
て必要であることを示している。なお、記号(+)は
“マル”と“+”の記号を重ね合わせた記号に対応して
いる。
つの基本的演算または操作を制御するためのブール表現
のテーブルを示す。機能(c+d)は制御ワードa1a
0=1である場合に乗算器の実数分岐において必要とさ
れる。機能(c+d)は制御ビットa0(*a1)=1
である場合に乗算器の虚数分岐において必要とされる。
前記テーブルの第2のラインは(*a1)a0=1であ
る場合に実数分岐において機能(x−y)が必要であり
かつa1a0=1である場合に虚数分岐において必要で
あることを示している。なお、記号*は図5で使用され
ている上線に対応し、論理的反転を示している。第3の
ラインはa0=1である場合に{(21/2)/2}ス
ケーリング機能が乗算器の実数および虚数分岐の双方に
おいて必要であることを示している。最後に、第4のラ
インは否定機能がa2(+)a1=1である場合に実数
分岐においてかつa2=1である場合に虚数分岐におい
て必要であることを示している。なお、記号(+)は
“マル”と“+”の記号を重ね合わせた記号に対応して
いる。
【0018】デジタル変調機構の各々のコンステレイシ
ョンポイントと複素数の乗算を行うためにどの基本的算
術機能が必要であるかを決定しかつ適切な制御ワードを
有限の組のコンステレイションポイントに割り当てるこ
とにより、図2に示される従来技術の複素数乗算器はよ
り簡単かつ効率のよい複素コンステレイションポイント
乗算器と置き換えることができる。
ョンポイントと複素数の乗算を行うためにどの基本的算
術機能が必要であるかを決定しかつ適切な制御ワードを
有限の組のコンステレイションポイントに割り当てるこ
とにより、図2に示される従来技術の複素数乗算器はよ
り簡単かつ効率のよい複素コンステレイションポイント
乗算器と置き換えることができる。
【0019】図6は、好ましい実施形態に係わる複素コ
ンステレイションポイント乗算器のブロック図を示す。
複素コンステレイションポイント乗算器600は図1の
通信システム100における乗算器135,175とし
て使用される。示された複素コンステレイションポイン
ト乗算器600はπ/4DQPSK変調機構に対して最
適化されているが、該複素コンステレイションポイント
乗算器は任意のQAM通信機構のために使用できる。複
素数Xの実数成分は被乗数(multiplican
d)入力ノード615に結合され、一方複素数Xの虚数
成分は被乗数入力ノード610に結合される。図3に示
されるコンステレイションポイントの1つに対応する複
素数Xと乗算されるべき3ビットの制御ワードa2a1
a0は制御入力ノード620,623,626に接続さ
れる。この例では、複素コンステレイションポイント乗
算器は制御ワードa2a1a0=000アクティブと共
に示されている。AND論理ゲート602,605,6
07、否定(NOT)論理ゲート603,606、およ
び排他的OR(XOR)論理ゲート609は制御ワード
a2a1a0を使用してスイッチ651〜658を使用
することにより必要に応じて図5に示される4つの基本
的機能の達成を指令する。ラッチ631,633,63
5,637は条件が静止している(static)場合
に入力ワードを保持することによりかつ同期動作をイネ
ーブルすることにより複素コンステレイションポイント
乗算器の電流消費を低減する。しかしながら、ラッチは
回路の動作のためには必要ではなくかつ除去することも
できる。
ンステレイションポイント乗算器のブロック図を示す。
複素コンステレイションポイント乗算器600は図1の
通信システム100における乗算器135,175とし
て使用される。示された複素コンステレイションポイン
ト乗算器600はπ/4DQPSK変調機構に対して最
適化されているが、該複素コンステレイションポイント
乗算器は任意のQAM通信機構のために使用できる。複
素数Xの実数成分は被乗数(multiplican
d)入力ノード615に結合され、一方複素数Xの虚数
成分は被乗数入力ノード610に結合される。図3に示
されるコンステレイションポイントの1つに対応する複
素数Xと乗算されるべき3ビットの制御ワードa2a1
a0は制御入力ノード620,623,626に接続さ
れる。この例では、複素コンステレイションポイント乗
算器は制御ワードa2a1a0=000アクティブと共
に示されている。AND論理ゲート602,605,6
07、否定(NOT)論理ゲート603,606、およ
び排他的OR(XOR)論理ゲート609は制御ワード
a2a1a0を使用してスイッチ651〜658を使用
することにより必要に応じて図5に示される4つの基本
的機能の達成を指令する。ラッチ631,633,63
5,637は条件が静止している(static)場合
に入力ワードを保持することによりかつ同期動作をイネ
ーブルすることにより複素コンステレイションポイント
乗算器の電流消費を低減する。しかしながら、ラッチは
回路の動作のためには必要ではなくかつ除去することも
できる。
【0020】スイッチ652,655は複素数Xの実数
および虚数成分の間で選択を行う。複素コンステレイシ
ョンポイント乗算器の実数分岐670においては、アキ
ュムレータ650は複素数Xの実数成分をスイッチ65
6からの複素数Xの虚数成分またはその否定に加える。
アキュムレータ650からの合計は{(21/2)/
2}スケーラブロック663を使用してスケーリングさ
れる。スイッチ657はスケーラブロック663からの
スケーリングされた合計あるいはスイッチ655からの
複素数Zの成分を選択するために使用される。次にスイ
ッチ658はスイッチ657から直接の出力をあるいは
否定ブロック646からのその否定されたバージョンを
選択し出力ノード690に接続して複素数Zの実数成分
を生成する。
および虚数成分の間で選択を行う。複素コンステレイシ
ョンポイント乗算器の実数分岐670においては、アキ
ュムレータ650は複素数Xの実数成分をスイッチ65
6からの複素数Xの虚数成分またはその否定に加える。
アキュムレータ650からの合計は{(21/2)/
2}スケーラブロック663を使用してスケーリングさ
れる。スイッチ657はスケーラブロック663からの
スケーリングされた合計あるいはスイッチ655からの
複素数Zの成分を選択するために使用される。次にスイ
ッチ658はスイッチ657から直接の出力をあるいは
否定ブロック646からのその否定されたバージョンを
選択し出力ノード690に接続して複素数Zの実数成分
を生成する。
【0021】虚数分岐680においては、アキュムレー
タ659は複素数Xの実数成分を、スイッチ651で選
択されて、複素数Xの虚数成分に、あるいは否定ブロッ
ク641をとおったその否定に加える。この合計は
{(21/2)/2}スケーラブロック665を使用し
てスケーリングされる。スイッチ653はスケーラブロ
ック665からの出力あるいはスイッチ652からの複
素数Zの成分を選択する。最後に、スイッチ654はス
イッチ653の出力あるいは否定ブロック643をとお
ったその出力の否定を選択する。スイッチ654の出力
は出力ノード695に接続されかつ複素数Zの虚数成分
を表し、該複素数Zは任意の複素数Xで乗算された制御
ワードa2a1a0を有する選択されたコンステレイシ
ョンポイントを示す。
タ659は複素数Xの実数成分を、スイッチ651で選
択されて、複素数Xの虚数成分に、あるいは否定ブロッ
ク641をとおったその否定に加える。この合計は
{(21/2)/2}スケーラブロック665を使用し
てスケーリングされる。スイッチ653はスケーラブロ
ック665からの出力あるいはスイッチ652からの複
素数Zの成分を選択する。最後に、スイッチ654はス
イッチ653の出力あるいは否定ブロック643をとお
ったその出力の否定を選択する。スイッチ654の出力
は出力ノード695に接続されかつ複素数Zの虚数成分
を表し、該複素数Zは任意の複素数Xで乗算された制御
ワードa2a1a0を有する選択されたコンステレイシ
ョンポイントを示す。
【0022】複素コンステレイションポイント乗算器6
00はπ/4DQPSK以外のデジタル信号変調機構、
例えば64−QAM,16−QAMまたはQPSKなど
と共に使用するよう変更できる。π/4DQPSKの4
5度の位相の他の位相を可能にするため、図4に示され
るテーブルの制御ワードまたは乗算器出力が変更される
べきである。図5に示される基本的な機能もまた複素コ
ンステレイションポイント乗算器の制御論理構成の変化
に対応して修正される必要がある。1以外の振幅を可能
にするためには、前記{(21/2)/2}スケーラブ
ロック663,665は変更されるべきであり、あるい
は利得段をスイッチ654,658の出力に加えること
ができる。
00はπ/4DQPSK以外のデジタル信号変調機構、
例えば64−QAM,16−QAMまたはQPSKなど
と共に使用するよう変更できる。π/4DQPSKの4
5度の位相の他の位相を可能にするため、図4に示され
るテーブルの制御ワードまたは乗算器出力が変更される
べきである。図5に示される基本的な機能もまた複素コ
ンステレイションポイント乗算器の制御論理構成の変化
に対応して修正される必要がある。1以外の振幅を可能
にするためには、前記{(21/2)/2}スケーラブ
ロック663,665は変更されるべきであり、あるい
は利得段をスイッチ654,658の出力に加えること
ができる。
【0023】図7は、好ましい実施形態に係わる、図6
に示される{(21/2)/2}スケーラブロック66
3,665の詳細なブロック図を示す。この実施形態で
は無理数{(21/2)/2}は0.703125とし
て近似される。デジタルワードが入力ノード701に接
続される。シフトレジスタ710は該入力ワードの各ビ
ットを1ビットずつ右にシフトし、かつゼロを最上位の
位置に入れ、これは動作的にデジタルワードの値を半分
にする。一方、シフトレジスタ720は入力ワードの各
ビットを右に4ビットシフトしかつ最上位の4ゼットに
ゼロを入れ、これは入力値のほぼ1/16に等しい出力
値を生成する。シフトレジスタ710,720の出力は
アキュムレータ750においていっしょに加算される。
アキュムレータの出力はシフトレジスタ760に接続さ
れ、該シフトレジスタは各々の入りワードの各ビットを
右に2ビットシフトしかつ最上位の2ビットにゼロを入
れ、これは入りワード値のほぼ1/4であるワード値を
生成する。シフトレジスタ760の出力はアキュムレー
タ770を使用してアキュムレータ750の出力に加え
られる。これはノード701におけるデジタルワード値
の0.703125倍である出力ワードを出力ノード7
90に生成する。もちろん、異なるシフトレジスタおよ
びアキュムレータ構成を使用してより正確な{(2
1/2)/2}のスケーリングの近似を行うこともでき
る。
に示される{(21/2)/2}スケーラブロック66
3,665の詳細なブロック図を示す。この実施形態で
は無理数{(21/2)/2}は0.703125とし
て近似される。デジタルワードが入力ノード701に接
続される。シフトレジスタ710は該入力ワードの各ビ
ットを1ビットずつ右にシフトし、かつゼロを最上位の
位置に入れ、これは動作的にデジタルワードの値を半分
にする。一方、シフトレジスタ720は入力ワードの各
ビットを右に4ビットシフトしかつ最上位の4ゼットに
ゼロを入れ、これは入力値のほぼ1/16に等しい出力
値を生成する。シフトレジスタ710,720の出力は
アキュムレータ750においていっしょに加算される。
アキュムレータの出力はシフトレジスタ760に接続さ
れ、該シフトレジスタは各々の入りワードの各ビットを
右に2ビットシフトしかつ最上位の2ビットにゼロを入
れ、これは入りワード値のほぼ1/4であるワード値を
生成する。シフトレジスタ760の出力はアキュムレー
タ770を使用してアキュムレータ750の出力に加え
られる。これはノード701におけるデジタルワード値
の0.703125倍である出力ワードを出力ノード7
90に生成する。もちろん、異なるシフトレジスタおよ
びアキュムレータ構成を使用してより正確な{(2
1/2)/2}のスケーリングの近似を行うこともでき
る。
【0024】
【発明の効果】上記複素コンステレイションポイント乗
算器の利点はそれが限られた数のコンステレイションポ
イントをデジタル制御ワードにマッピングしかつこれら
のデジタルワードをスイッチおよび、シフトおよび加算
のような、簡単な算術機能を制御するために使用するこ
とである。これは図2に示されるような従来技術の複素
数乗算器に見られるもののようなコストのかかるMAC
ブロックの必要性を除去する。従って、前記複素コンス
テレイションポイント乗算器のハードウエア寸法および
電流消費は図2に示される従来技術の複素数乗算器のも
のよりずっと低くなる。しかしながら、この複素コンス
テレイションポイント乗算器の性能は図2に示される従
来技術の複素数乗算器と同等のものである。
算器の利点はそれが限られた数のコンステレイションポ
イントをデジタル制御ワードにマッピングしかつこれら
のデジタルワードをスイッチおよび、シフトおよび加算
のような、簡単な算術機能を制御するために使用するこ
とである。これは図2に示されるような従来技術の複素
数乗算器に見られるもののようなコストのかかるMAC
ブロックの必要性を除去する。従って、前記複素コンス
テレイションポイント乗算器のハードウエア寸法および
電流消費は図2に示される従来技術の複素数乗算器のも
のよりずっと低くなる。しかしながら、この複素コンス
テレイションポイント乗算器の性能は図2に示される従
来技術の複素数乗算器と同等のものである。
【0025】従って、上記複素コンステレイションポイ
ント乗算器は従来技術の乗算器に対して低コストの代替
物を提供する。複素コンステレイションポイント乗算器
の特定の構成および機能が説明されたが、当業者により
本発明の真の精神および範囲内でいくつかのまたは付加
的な機能を使用することができる。本発明は添付の特許
請求の範囲によってのみ制限されるべきである。
ント乗算器は従来技術の乗算器に対して低コストの代替
物を提供する。複素コンステレイションポイント乗算器
の特定の構成および機能が説明されたが、当業者により
本発明の真の精神および範囲内でいくつかのまたは付加
的な機能を使用することができる。本発明は添付の特許
請求の範囲によってのみ制限されるべきである。
【図1】乗算器を含む通信システムを示すブロックシス
テム図である。
テム図である。
【図2】従来技術の複素数乗算器を示すブロック図であ
る。
る。
【図3】図1に示される通信システムによって使用でき
るサンプルのシンボルコンステレイションを示す説明図
である。
るサンプルのシンボルコンステレイションを示す説明図
である。
【図4】図1に示される乗算器の出力に対し、図3に示
されるコンステレイションポイントを表す、制御ワード
をマッピングするテーブルを示す説明図である。
されるコンステレイションポイントを表す、制御ワード
をマッピングするテーブルを示す説明図である。
【図5】好ましい実施形態に係わる4つの基本的操作を
制御するためのブール表現のテーブルを示す説明図であ
る。
制御するためのブール表現のテーブルを示す説明図であ
る。
【図6】本発明の好ましい実施形態に係わる複素コンス
テレイションポイント乗算器を示すブロック図である。
テレイションポイント乗算器を示すブロック図である。
【図7】本発明の好ましい実施形態に係わる図6に示さ
れる{(21/2)/2}スケーラブロックを示すブロ
ック図である。
れる{(21/2)/2}スケーラブロックを示すブロ
ック図である。
100 通信システム 105 マイクロホン 110 音声エンコーダ 120 チャネルエンコーダ 130 変調器 135,175 乗算器 140 RF電力増幅器 150 デュプレクサ 155 アンテナ 160 RF受信機 170 復調器 180 チャネルデコーダ 190 音声デコーダ 195 スピーカ 200 従来技術の乗算器 230,233,236,239 MACブロック 250,255 アキュムレータブロック 270 実数分岐 280 虚数分岐 600 複素コンステレイションポイント乗算器 610,615 被乗数入力ノード 620,623,626 制御入力ノード 602,605,607 AND論理ゲート 603,606 否定論理ゲート 609 排他的OR(XOR)論理ゲート 631,633,635,637 ラッチ 651,652,…,658 スイッチ 641,643,646 否定ブロック 650,659 アキュムレータ 670 実数分岐 680 虚数分岐 690 実数成分出力ノード 695 虚数成分出力ノード 700 スケーラブロック 701 入力ノード 710,720,760 シフトレジスタ 750,770 アキュムレータ 790 出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリー・エル・カゼッキ アメリカ合衆国イリノイ州60126、エルム ハースト、ノース・クリントン・アベニュ ー 301
Claims (9)
- 【請求項1】 無限の数の複素数を含む集合からある複
素数を受けるための被乗数入力ノード(610,61
5)を有する乗算器(600)であって、 有限の数のポイントを含む集合からあるポイントを表す
デジタル制御ワードを受けるための制御入力ノード(6
20,623,626)、そして前記制御入力ノード
(620,623,626)および被乗数入力ノード
(610,615)に結合され、前記ポイントおよび前
記複素数の積を表す複素数の実数成分を発生するための
実数分岐(670)、 を具備することを特徴とする乗算器(600)。 - 【請求項2】 前記実数分岐(670)は、前記被乗数
入力ノード(610,615)に結合されたアキュムレ
ータ(650)、 を具備することを特徴とする請求項1に記載の乗算器
(600)。 - 【請求項3】 前記実数分岐(670)は、 前記被乗数入力ノード(610,615)に結合された
スケーラブロック(665)、 を具備することを特徴とする請求項1に記載の乗算器
(600)。 - 【請求項4】 前記実数分岐(670)は、 前記被乗数入力ノード(610,615)に結合された
否定ブロック(646)、 を具備することを特徴とする請求項1に記載の乗算器
(600)。 - 【請求項5】 さらに、 前記制御入力ノード(620,623,626)および
前記被乗数入力ノード(610,615)に結合され、
前記ポイントおよび前記複素数の積を表す複素数の虚数
成分を発生するための虚数分岐(680)、 を具備することを特徴とする請求項1に記載の乗算器
(600)。 - 【請求項6】 前記虚数分岐(680)は、 前記被乗数入力ノード(610,615)に結合された
アキュムレータ(659)、 を具備することを特徴とする請求項5に記載の乗算器
(600)。 - 【請求項7】 前記虚数分岐(680)は、 前記被乗数入力ノード(610,615)に結合された
スケーラブロック(665)、 を具備することを特徴とする請求項5に記載の乗算器
(600)。 - 【請求項8】 前記虚数分岐(680)は、 前記被乗数入力ノード(610,615)に結合された
否定ブロック(643)、 を具備することを特徴とする請求項5に記載の乗算器
(600)。 - 【請求項9】 コンステレイション乗算器(600)を
有する無線電話であって、 有限の数のポイントを含む集合からのあるポイントを表
すデジタル制御ワードを受けるための制御入力ノード
(620,623,626)、 無限の数の複素数を含む集合からのある複素数を受ける
ための被乗数入力ノード(610,615)、 前記制御入力ノード(620,623,626)および
前記被乗数入力ノード(610,615)に結合され、
前記ポイントおよび前記複素数の積を表す複素数の実数
成分を発生するための実数分岐(670)であり、該実
数分岐(670)は、 前記被乗数入力ノード(610,615)に結合された
第1のアキュムレータ(650)、 前記被乗数入力ノード(610,615)に結合された
第1のスケーラブロック(663)、そして前記被乗数
入力ノード(610,615)に結合された第1の否定
ブロック(646)、を具備する前記実数分岐(67
0)、 前記制御入力ノード(620,623,625)および
前記被乗数入力ノード(610,615)に結合され、
前記ポイントおよび前記複素数の積を表す複素数の虚数
成分を発生するための虚数分岐(680)であり、該虚
数分岐(680)は、 前記被乗数入力ノード(610,615)に結合された
第2のアキュムレータ(659)、 前記被乗数入力ノード(610,615)に結合された
第2のスケーラブロック(665)、そして前記被乗数
入力ノード(610,615)に結合された第2の否定
ブロック(643)、を具備する前記虚数分岐(68
0)、 を具備することを特徴とするコンステレイション乗算器
(600)を有する無線電話。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/804,866 | 1997-02-24 | ||
US08/804,866 US5802111A (en) | 1997-02-24 | 1997-02-24 | Complex constellation point multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10243036A true JPH10243036A (ja) | 1998-09-11 |
Family
ID=25190052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10054464A Pending JPH10243036A (ja) | 1997-02-24 | 1998-02-19 | 複素コンステレイションポイント乗算器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5802111A (ja) |
JP (1) | JPH10243036A (ja) |
CN (1) | CN1166128C (ja) |
DE (1) | DE19807363A1 (ja) |
GB (1) | GB2322777B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7339996B2 (en) * | 1999-06-24 | 2008-03-04 | Intel Corporation | Receiver codec super set constellation generator |
US6721363B1 (en) | 1999-06-24 | 2004-04-13 | Intel Corporation | Receiver CODEC super set constellation generator |
US6301296B1 (en) | 1999-06-24 | 2001-10-09 | Cirrus Logic, Inc. | Digital impairment learning sequence |
US6721357B1 (en) | 1999-06-24 | 2004-04-13 | Intel Corporation | Constellation generation and re-evaluation |
US6724814B1 (en) * | 1999-06-24 | 2004-04-20 | Intel Corporation | Pad and CODEC detection |
DE19939588A1 (de) * | 1999-08-20 | 2001-03-01 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Senden eines quadraturamplitudenmodulierten Sendesignals |
ATE343288T1 (de) * | 2000-05-17 | 2006-11-15 | Cit Alcatel | Multiplikationsanordnung, signalmodulator und sender |
US7016398B2 (en) * | 2001-06-15 | 2006-03-21 | Freescale Semiconductor, Inc. | Multicode receiver |
CN100359836C (zh) * | 2004-10-29 | 2008-01-02 | 中兴通讯股份有限公司 | 坐标间交织正交发射分集最小二乘软译码方法及实现装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3926367A (en) * | 1974-09-27 | 1975-12-16 | Us Navy | Complex filters, convolvers, and multipliers |
US4354249A (en) * | 1980-03-24 | 1982-10-12 | Motorola Inc. | Processing unit for multiplying two mathematical quantities including at least one complex multiplier |
GB2095008B (en) * | 1981-03-12 | 1984-08-15 | Standard Telephones Cables Ltd | Complex digital multiplier |
US4896287A (en) * | 1988-05-31 | 1990-01-23 | General Electric Company | Cordic complex multiplier |
US5111155A (en) * | 1991-03-04 | 1992-05-05 | Motorola, Inc. | Distortion compensation means and method |
US5365549A (en) * | 1993-05-24 | 1994-11-15 | Motorola, Inc. | Complex signal correlator and method therefor |
-
1997
- 1997-02-24 US US08/804,866 patent/US5802111A/en not_active Expired - Fee Related
-
1998
- 1998-02-19 JP JP10054464A patent/JPH10243036A/ja active Pending
- 1998-02-21 DE DE19807363A patent/DE19807363A1/de not_active Ceased
- 1998-02-23 CN CNB981052533A patent/CN1166128C/zh not_active Expired - Fee Related
- 1998-02-24 GB GB9803674A patent/GB2322777B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1166128C (zh) | 2004-09-08 |
DE19807363A1 (de) | 1998-09-03 |
CN1204909A (zh) | 1999-01-13 |
GB2322777A (en) | 1998-09-02 |
US5802111A (en) | 1998-09-01 |
GB2322777B (en) | 2001-09-12 |
GB9803674D0 (en) | 1998-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6408018B1 (en) | Complex matched filter with reduced power consumption | |
JP2009516963A (ja) | 無線通信のためのディジタル送信機 | |
EP0940956A2 (en) | Digital baseband modulator | |
KR920001831A (ko) | 변조된 캐리어 신호를 발생하는 전자 장치를 구비한 전송기 | |
CN1064492C (zh) | 通信系统中执行频率变换的装置 | |
US5627499A (en) | Digital modulator and upconverter having single-bit delta-sigma data converters | |
EP2515444A1 (en) | RF transmitter and method therefor | |
KR100669584B1 (ko) | 프로그램가능 필터, 장치 및 방법 | |
US6754287B2 (en) | Method and apparatus for producing a modulated signal | |
JPH10243036A (ja) | 複素コンステレイションポイント乗算器 | |
EP1156635B1 (en) | Multiplier arrangement, signal modulator and transmitter | |
EP2038995A2 (en) | Polar signal generator | |
KR100260279B1 (ko) | 계수 사전결합을 사용한 효율적인 디지탈 필터 및 그 방법 | |
US6073151A (en) | Bit-serial linear interpolator with sliced output | |
CN101027883A (zh) | 适于由高阶调制射频发射器使用的高效fir滤波器 | |
EP1166442B1 (en) | Complex matched filter with reduced power consumption | |
WO2002060146A1 (en) | Method of implementing modulation and modulator | |
US6983012B1 (en) | Implementation of digital filter with reduced hardware | |
EP1628406B1 (en) | Method and system for digital baseband receiver with digital RF/IF/VLIF support in GSM/GPRS/EDGE compliant handsets | |
JP3373654B2 (ja) | 変調信号発生装置 | |
JP2002064406A (ja) | 複素ディジタル整合フィルタ | |
JPH0697969A (ja) | ディジタル信号処理型直交変調器 | |
GB2368244A (en) | Signal processor with look-up table for modulating data | |
KR20070043997A (ko) | 위상 및/또는 진폭 변조 신호에 대한 복소 신호 스케일링 | |
JP2005094541A (ja) | デジタルフィルタ |