JPH10243036A - 複素コンステレイションポイント乗算器 - Google Patents
複素コンステレイションポイント乗算器Info
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- JPH10243036A JPH10243036A JP10054464A JP5446498A JPH10243036A JP H10243036 A JPH10243036 A JP H10243036A JP 10054464 A JP10054464 A JP 10054464A JP 5446498 A JP5446498 A JP 5446498A JP H10243036 A JPH10243036 A JP H10243036A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/36—Modulator circuits; Transmitter circuits
-
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- H04L27/38—Demodulator circuits; Receiver circuits
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Abstract
(57)【要約】
【課題】 従来の複素数乗算器に代わるより小さな寸法
および低い消費電力の複素コンステレイションポイント
乗算器を実現する。 【解決手段】 複素コンステレイションポイント乗算器
６００はデジタル変調コンステレイションにおけるポイ
ントによって複素数を乗算する。所望のコンステレイシ
ョンポイントはデジタル制御ワードにマッピングされ
る。複素数は被乗数入力ノード６１０，６１５に結合さ
れかつデジタル制御ワードは制御入力ノード６２０，６
２３，６２６に結合される。論理ゲート６０２，６０
３，６０５，６０６，６０７，６０９を介して、制御ワ
ードはスイッチ６５１〜６５８およびアキュムレータ６
５０，６５９、スケーラブロック６６３，６６５および
否定ブロック６４３，６４６のような簡単な算術ブロッ
クを制御し、入力複素数とコンステレイションポイント
との積である出力複素数を発生する。
および低い消費電力の複素コンステレイションポイント
乗算器を実現する。 【解決手段】 複素コンステレイションポイント乗算器
６００はデジタル変調コンステレイションにおけるポイ
ントによって複素数を乗算する。所望のコンステレイシ
ョンポイントはデジタル制御ワードにマッピングされ
る。複素数は被乗数入力ノード６１０，６１５に結合さ
れかつデジタル制御ワードは制御入力ノード６２０，６
２３，６２６に結合される。論理ゲート６０２，６０
３，６０５，６０６，６０７，６０９を介して、制御ワ
ードはスイッチ６５１〜６５８およびアキュムレータ６
５０，６５９、スケーラブロック６６３，６６５および
否定ブロック６４３，６４６のような簡単な算術ブロッ
クを制御し、入力複素数とコンステレイションポイント
との積である出力複素数を発生する。
Description
【０００１】
【発明の属する技術分野】この発明は一般的には通信シ
ステムに関し、かつより特定的にはデジタル通信システ
ムにおいて使用するための低電力消費コンステレイショ
ン乗算器（ｃｏｎｓｔｅｌｌａｔｉｏｎ ｍｕｌｔｉｐ
ｌｉｅｒ）に関する。
ステムに関し、かつより特定的にはデジタル通信システ
ムにおいて使用するための低電力消費コンステレイショ
ン乗算器（ｃｏｎｓｔｅｌｌａｔｉｏｎ ｍｕｌｔｉｐ
ｌｉｅｒ）に関する。
【０００２】
【従来の技術】π／４差分直交位相シフトキーイング
（π／４ ｄｉｆｆｅｒｅｎｔｉａｌｑｕａｄｒａｔｕ
ｒｅ ｐｈａｓｅ ｓｈｉｆｔ ｋｅｙｉｎｇ：π／４
ＤＱＰＳＫ）および６４−ＱＡＭ，１６−ＱＡＭおよび
ＱＰＳＫのような直交振幅変調（ＱＡＭ）の他の変形の
ような、デジタル通信システムはシンボルコンステレイ
ション（ｓｙｍｂｏｌ ｃｏｎｓｔｅｌｌａｔｉｏｎ）
における各ポイントが複素数によって乗算されることを
必要とする。例えば、送信されるまたは伝送される信号
の帯域幅を制限するために使用されるパルス成形フィル
タ、同期のために使用される複素相関、およびチャネル
サウンディング（ｃｈａｎｎｅｌ ｓｏｕｎｄｉｎｇ）
のために使用される適応チャネル推定（ａｄａｐｔｉｖ
ｅ ｃｈａｎｎｅｌ ｅｓｔｉｍａｔｉｏｎ）はすべて
デジタル通信システムの送信機または受信機においてコ
ンステレイションポイントを複素数によって乗算するこ
とを必要する。
（π／４ ｄｉｆｆｅｒｅｎｔｉａｌｑｕａｄｒａｔｕ
ｒｅ ｐｈａｓｅ ｓｈｉｆｔ ｋｅｙｉｎｇ：π／４
ＤＱＰＳＫ）および６４−ＱＡＭ，１６−ＱＡＭおよび
ＱＰＳＫのような直交振幅変調（ＱＡＭ）の他の変形の
ような、デジタル通信システムはシンボルコンステレイ
ション（ｓｙｍｂｏｌ ｃｏｎｓｔｅｌｌａｔｉｏｎ）
における各ポイントが複素数によって乗算されることを
必要とする。例えば、送信されるまたは伝送される信号
の帯域幅を制限するために使用されるパルス成形フィル
タ、同期のために使用される複素相関、およびチャネル
サウンディング（ｃｈａｎｎｅｌ ｓｏｕｎｄｉｎｇ）
のために使用される適応チャネル推定（ａｄａｐｔｉｖ
ｅ ｃｈａｎｎｅｌ ｅｓｔｉｍａｔｉｏｎ）はすべて
デジタル通信システムの送信機または受信機においてコ
ンステレイションポイントを複素数によって乗算するこ
とを必要する。
【０００３】
【発明が解決しようとする課題】一般に、複素乗算は汎
用デジタル信号プロセッサのオンボード単一サイクル乗
算器およびアキュムレータ（ｍｕｌｔｉｐｌｉｅｒ−ａ
ｎｄ−ａｃｃｕｍｕｌａｔｏｒ：ＭＡＣ）を使用して実
施される信号処理アルゴリズムを使用する。しかしなが
ら、ＭＡＣは大きな寸法および電流消費を有する。もし
信号処理が専用の応用特定集積回路（ＡＳＩＣ）を使用
して行われれば、単一サイクルＭＡＣは寸法および電力
消費に関してコストがかかりかつ電力を浪費する。
用デジタル信号プロセッサのオンボード単一サイクル乗
算器およびアキュムレータ（ｍｕｌｔｉｐｌｉｅｒ−ａ
ｎｄ−ａｃｃｕｍｕｌａｔｏｒ：ＭＡＣ）を使用して実
施される信号処理アルゴリズムを使用する。しかしなが
ら、ＭＡＣは大きな寸法および電流消費を有する。もし
信号処理が専用の応用特定集積回路（ＡＳＩＣ）を使用
して行われれば、単一サイクルＭＡＣは寸法および電力
消費に関してコストがかかりかつ電力を浪費する。
【０００４】従って、複素乗算を可能にするが低い電力
消費および低いコストを有する、デジタル通信システム
の送信機または受信機において実施できる、乗算器の必
要性が存在する。
消費および低いコストを有する、デジタル通信システム
の送信機または受信機において実施できる、乗算器の必
要性が存在する。
【０００５】
【課題を解決するための手段】複素コンステレイション
ポイント乗算器は複素数をデジタル変調シンボルコンス
テレイションにおけるあるポイントによって乗算する。
所望のコンステレイションポイントにデジタル制御ワー
ドが割り当てられる。前記複素数が被乗数（ｍｕｌｔｉ
ｐｌｉｃａｎｄ）入力ノードに結合されかつデジタル制
御ワードが入力ノードを制御するために結合される。論
理ゲートを介して、前記制御ワードはスイッチおよび、
アキュムレータ、スケーラブロック、および否定ブロッ
クのような、簡単な算術ブロック（ａｒｉｔｈｍｅｔｉ
ｃ ｂｌｏｃｋｓ）を制御し、入力複素数とコンステレ
イションポイントとの積である出力複素数を発生する。
スイッチ、アキュムレータ、スケーラブロック、および
否定ブロックを思慮深く配置構成することにより、複素
コンステレイションポイント乗算器のコスト、寸法およ
び電流消費は伝統的な乗算器−アキュムレータと比較し
て低減される。
ポイント乗算器は複素数をデジタル変調シンボルコンス
テレイションにおけるあるポイントによって乗算する。
所望のコンステレイションポイントにデジタル制御ワー
ドが割り当てられる。前記複素数が被乗数（ｍｕｌｔｉ
ｐｌｉｃａｎｄ）入力ノードに結合されかつデジタル制
御ワードが入力ノードを制御するために結合される。論
理ゲートを介して、前記制御ワードはスイッチおよび、
アキュムレータ、スケーラブロック、および否定ブロッ
クのような、簡単な算術ブロック（ａｒｉｔｈｍｅｔｉ
ｃ ｂｌｏｃｋｓ）を制御し、入力複素数とコンステレ
イションポイントとの積である出力複素数を発生する。
スイッチ、アキュムレータ、スケーラブロック、および
否定ブロックを思慮深く配置構成することにより、複素
コンステレイションポイント乗算器のコスト、寸法およ
び電流消費は伝統的な乗算器−アキュムレータと比較し
て低減される。
【０００６】
【発明の実施の形態】図１は、乗算器を含む通信システ
ムのブロックシステム図を示す。示された通信システム
１００は無線電話であるが、２方向無線機、変調器−復
調器（ＭＯＤＥＭ）、ページャ、その他のような、他の
通信装置も乗算器を含む同様の通信システムを使用する
ことができる。
ムのブロックシステム図を示す。示された通信システム
１００は無線電話であるが、２方向無線機、変調器−復
調器（ＭＯＤＥＭ）、ページャ、その他のような、他の
通信装置も乗算器を含む同様の通信システムを使用する
ことができる。
【０００７】送信機セクションにおいては、マイクロホ
ン１０５からのアナログ入力信号は音声エンコーダ１１
０およびデジタルチャネルエンコーダ１２０を通して処
理される。チャネルエンコーダ１２０からのデジタルビ
ットストリームは変調器１３０に入り、該変調器１３０
は入りシンボルシーケンスをデジタルパルスに変換する
乗算器１３５を含む。これらのパルスは次に成形され
（ｓｈａｐｅｄ）および無線周波（ＲＦ）キャリアへと
変調される。リニアＲＦ電力増幅器１４０は前記変調さ
れた信号を増幅し、かつデュプレクサ１５０およびアン
テナ１５５が無線通信チャネルによって変調された信号
を送信できるようにする。
ン１０５からのアナログ入力信号は音声エンコーダ１１
０およびデジタルチャネルエンコーダ１２０を通して処
理される。チャネルエンコーダ１２０からのデジタルビ
ットストリームは変調器１３０に入り、該変調器１３０
は入りシンボルシーケンスをデジタルパルスに変換する
乗算器１３５を含む。これらのパルスは次に成形され
（ｓｈａｐｅｄ）および無線周波（ＲＦ）キャリアへと
変調される。リニアＲＦ電力増幅器１４０は前記変調さ
れた信号を増幅し、かつデュプレクサ１５０およびアン
テナ１５５が無線通信チャネルによって変調された信号
を送信できるようにする。
【０００８】通信システムの受信機部分においては、ア
ンテナ１５５は相補的な通信装置から変調された信号を
受信し、かつデュプレクサ１５０が該信号をＲＦ受信機
１６０、乗算器１７５を備えた復調器１７０、チャネル
デコーダ１８０、および音声デコーダ１９０へと導く。
オーディオスピーカ１９５が次に音声デコーダ１９０か
らのベースバンド信号を再生する。
ンテナ１５５は相補的な通信装置から変調された信号を
受信し、かつデュプレクサ１５０が該信号をＲＦ受信機
１６０、乗算器１７５を備えた復調器１７０、チャネル
デコーダ１８０、および音声デコーダ１９０へと導く。
オーディオスピーカ１９５が次に音声デコーダ１９０か
らのベースバンド信号を再生する。
【０００９】この通信システム１００においては、変調
器におけるパルス成形フィルタが適切に送信された信号
の帯域幅を制限できるように変調器１３０に乗算器１３
５が存在することが希望される。乗算器１７５がまた復
調器１７０において複素相関および適応チャネル推定の
ために使用できる。もし望むならば、通信システムの送
信機および受信機セクションの双方において単一の乗算
器を使用することができる。
器におけるパルス成形フィルタが適切に送信された信号
の帯域幅を制限できるように変調器１３０に乗算器１３
５が存在することが希望される。乗算器１７５がまた復
調器１７０において複素相関および適応チャネル推定の
ために使用できる。もし望むならば、通信システムの送
信機および受信機セクションの双方において単一の乗算
器を使用することができる。
【００１０】図２は、従来技術の複素数乗算器のブロッ
ク図を示す。この従来技術の乗算器２００は任意の２つ
の複素数を乗算することができ、かつそれは図１に示さ
れる通信システム１００における乗算器１３５，１７５
として使用できる。従来技術の乗算器２００は４つの入
力ノード２１０，２１５，２２０，２２５、４つのＭＡ
Ｃブロック２３０，２３３，２３６，２３９、および２
つのアキュムレータブロック２５０，２５５を有する。
第１の複素数Ｘの実数成分はノード２１５に結合されか
つ複素数Ｘの虚数成分はノード２１０に接続される。一
方、第２の複素数Ｙの実数成分はノード２２５に結合さ
れ、一方複素数Ｙの虚数成分はノード２２０に結合され
る。複素数ＸおよびＹの積である、複素数Ｚは出力ノー
ド２９０，２９５に与えられ、複素数Ｚの実数成分は出
力ノード２９０にかつ複素数Ｚの虚数成分は出力ノード
２９５に与えられる。
ク図を示す。この従来技術の乗算器２００は任意の２つ
の複素数を乗算することができ、かつそれは図１に示さ
れる通信システム１００における乗算器１３５，１７５
として使用できる。従来技術の乗算器２００は４つの入
力ノード２１０，２１５，２２０，２２５、４つのＭＡ
Ｃブロック２３０，２３３，２３６，２３９、および２
つのアキュムレータブロック２５０，２５５を有する。
第１の複素数Ｘの実数成分はノード２１５に結合されか
つ複素数Ｘの虚数成分はノード２１０に接続される。一
方、第２の複素数Ｙの実数成分はノード２２５に結合さ
れ、一方複素数Ｙの虚数成分はノード２２０に結合され
る。複素数ＸおよびＹの積である、複素数Ｚは出力ノー
ド２９０，２９５に与えられ、複素数Ｚの実数成分は出
力ノード２９０にかつ複素数Ｚの虚数成分は出力ノード
２９５に与えられる。
【００１１】従来技術の乗算器の実数分岐またはブラン
チ２７０において、ＭＡＣブロック２３０は複素数Ｘお
よびＹの虚数成分をいっしょに乗算し、ＭＡＣブロック
２３３は複素数ＸおよびＹの実数成分をいっしょに乗算
し、かつアキュムレータブロック２５０はＭＡＣブロッ
ク２３０の積をＭＡＣブロック２３３の積から減算して
出力ノード２９０において複素数Ｚの実数成分を生成す
る。
チ２７０において、ＭＡＣブロック２３０は複素数Ｘお
よびＹの虚数成分をいっしょに乗算し、ＭＡＣブロック
２３３は複素数ＸおよびＹの実数成分をいっしょに乗算
し、かつアキュムレータブロック２５０はＭＡＣブロッ
ク２３０の積をＭＡＣブロック２３３の積から減算して
出力ノード２９０において複素数Ｚの実数成分を生成す
る。
【００１２】従来技術の乗算器の虚数分岐２８０におい
て、他のＭＡＣブロック２３６は複素数Ｘの実数成分を
複素数Ｙの虚数成分によって乗算する。ＭＡＣブロック
２３９は複素数Ｙの実数成分を複素数Ｘの虚数成分によ
って乗算する。最後に、アキュムレータブロック２５５
がＭＡＣブロック２３６，２３９からの積を合計し、出
力ノード２９５において前記積、複素数Ｚ、の虚数成分
を発生する。
て、他のＭＡＣブロック２３６は複素数Ｘの実数成分を
複素数Ｙの虚数成分によって乗算する。ＭＡＣブロック
２３９は複素数Ｙの実数成分を複素数Ｘの虚数成分によ
って乗算する。最後に、アキュムレータブロック２５５
がＭＡＣブロック２３６，２３９からの積を合計し、出
力ノード２９５において前記積、複素数Ｚ、の虚数成分
を発生する。
【００１３】この回路を８ビットの実数および虚数成分
を備えた１つの出力複素数Ｚがそれぞれのクロックサイ
クルごとに生成されるように実施するには３０００より
多くのゲートを必要とする。もし高いゲートカウントの
ＭＡＣブロック２３０，２３３，２３６，２３９が異な
る構成で置き換えできれば、従来技術の複素数乗算器の
ゲートカウントおよび電流消費は大幅に低減できる。
を備えた１つの出力複素数Ｚがそれぞれのクロックサイ
クルごとに生成されるように実施するには３０００より
多くのゲートを必要とする。もし高いゲートカウントの
ＭＡＣブロック２３０，２３３，２３６，２３９が異な
る構成で置き換えできれば、従来技術の複素数乗算器の
ゲートカウントおよび電流消費は大幅に低減できる。
【００１４】図３は、図１に示される通信システムによ
って使用できるサンプルのシンボルコンステレイション
を示す。例えば、π／４ＤＱＰＳＫデジタル信号コンス
テレイション３００は８つのコンステレイションポイン
ト３５１〜３５８を有し、各々のコンステレイションポ
イントは４５度の倍数である角度において単位円３１０
上にある。各々のコンステレイションポイントは図示の
ごとく０００〜１１１の３ビットの２進制御ワードを割
り当てることができる。次に、図２に示される従来技術
の複素数乗算器は第２の複素数Ｙが知られた有限の集合
または組（ｆｉｎｉｔｅ ｓｅｔ）に限定されているた
め簡略化することができる。
って使用できるサンプルのシンボルコンステレイション
を示す。例えば、π／４ＤＱＰＳＫデジタル信号コンス
テレイション３００は８つのコンステレイションポイン
ト３５１〜３５８を有し、各々のコンステレイションポ
イントは４５度の倍数である角度において単位円３１０
上にある。各々のコンステレイションポイントは図示の
ごとく０００〜１１１の３ビットの２進制御ワードを割
り当てることができる。次に、図２に示される従来技術
の複素数乗算器は第２の複素数Ｙが知られた有限の集合
または組（ｆｉｎｉｔｅ ｓｅｔ）に限定されているた
め簡略化することができる。
【００１５】図４は、図３に示されるコンステレイショ
ンポイントを表す、制御ワードを図１に示される乗算器
の出力へとマッピングするテーブルを示す。任意の入力
複素数、Ｘ＝ｃ＋ｊｄ、に対して、ｃは複素数Ｘの実数
成分を表し、かつｄは該複素数の虚数成分を表すものと
することができる。図３に示される制御ワードａ１ａ２
ａ０＝０００を有するコンステレイションポイントが複
素数Ｘによって乗算されたとき、得られる複素数Ｚは単
にＺ＝ｃ＋ｊｄである。制御ワードａ２ａ１ａ０＝１１
１を有するコンステレイションポイントのような、異な
るコンステレイションポイントが複素数Ｘによって乗算
されたとき、得られる複素数ＺはＺ＝｛（２１／２）／
２｝（ｃ＋ｄ）＋ｊ｛（２１／２）／２｝（ｄ−ｃ）で
ある。他のコンステレイションポイント乗算器の出力は
テーブルに示すとおりである。
ンポイントを表す、制御ワードを図１に示される乗算器
の出力へとマッピングするテーブルを示す。任意の入力
複素数、Ｘ＝ｃ＋ｊｄ、に対して、ｃは複素数Ｘの実数
成分を表し、かつｄは該複素数の虚数成分を表すものと
することができる。図３に示される制御ワードａ１ａ２
ａ０＝０００を有するコンステレイションポイントが複
素数Ｘによって乗算されたとき、得られる複素数Ｚは単
にＺ＝ｃ＋ｊｄである。制御ワードａ２ａ１ａ０＝１１
１を有するコンステレイションポイントのような、異な
るコンステレイションポイントが複素数Ｘによって乗算
されたとき、得られる複素数ＺはＺ＝｛（２１／２）／
２｝（ｃ＋ｄ）＋ｊ｛（２１／２）／２｝（ｄ−ｃ）で
ある。他のコンステレイションポイント乗算器の出力は
テーブルに示すとおりである。
【００１６】テーブルから、乗算器の実数または虚数分
岐のいずれかにおいて行う必要がある４つの基本的な操
作、すなわち、（ｃ＋ｄ），（ｃ−ｄ）｛（２１／２）
／２｝のスケーリング（ｓｃａｌｉｎｇ）、および否定
（ｎｅｇａｔｉｏｎ）、があることが分かる。もし各々
のコンステレイションポイントの３ビットの表現が制御
ワードａ２ａ１ａ０として使用されれば、乗算器の実数
および虚数分岐のためのブール表現は図５に示されるよ
うに表すことができる。
岐のいずれかにおいて行う必要がある４つの基本的な操
作、すなわち、（ｃ＋ｄ），（ｃ−ｄ）｛（２１／２）
／２｝のスケーリング（ｓｃａｌｉｎｇ）、および否定
（ｎｅｇａｔｉｏｎ）、があることが分かる。もし各々
のコンステレイションポイントの３ビットの表現が制御
ワードａ２ａ１ａ０として使用されれば、乗算器の実数
および虚数分岐のためのブール表現は図５に示されるよ
うに表すことができる。
【００１７】図５は、好ましい実施形態に従って前記４
つの基本的演算または操作を制御するためのブール表現
のテーブルを示す。機能（ｃ＋ｄ）は制御ワードａ１ａ
０＝１である場合に乗算器の実数分岐において必要とさ
れる。機能（ｃ＋ｄ）は制御ビットａ０（＊ａ１）＝１
である場合に乗算器の虚数分岐において必要とされる。
前記テーブルの第２のラインは（＊ａ１）ａ０＝１であ
る場合に実数分岐において機能（ｘ−ｙ）が必要であり
かつａ１ａ０＝１である場合に虚数分岐において必要で
あることを示している。なお、記号＊は図５で使用され
ている上線に対応し、論理的反転を示している。第３の
ラインはａ０＝１である場合に｛（２１／２）／２｝ス
ケーリング機能が乗算器の実数および虚数分岐の双方に
おいて必要であることを示している。最後に、第４のラ
インは否定機能がａ２（＋）ａ１＝１である場合に実数
分岐においてかつａ２＝１である場合に虚数分岐におい
て必要であることを示している。なお、記号（＋）は
“マル”と“＋”の記号を重ね合わせた記号に対応して
いる。
つの基本的演算または操作を制御するためのブール表現
のテーブルを示す。機能（ｃ＋ｄ）は制御ワードａ１ａ
０＝１である場合に乗算器の実数分岐において必要とさ
れる。機能（ｃ＋ｄ）は制御ビットａ０（＊ａ１）＝１
である場合に乗算器の虚数分岐において必要とされる。
前記テーブルの第２のラインは（＊ａ１）ａ０＝１であ
る場合に実数分岐において機能（ｘ−ｙ）が必要であり
かつａ１ａ０＝１である場合に虚数分岐において必要で
あることを示している。なお、記号＊は図５で使用され
ている上線に対応し、論理的反転を示している。第３の
ラインはａ０＝１である場合に｛（２１／２）／２｝ス
ケーリング機能が乗算器の実数および虚数分岐の双方に
おいて必要であることを示している。最後に、第４のラ
インは否定機能がａ２（＋）ａ１＝１である場合に実数
分岐においてかつａ２＝１である場合に虚数分岐におい
て必要であることを示している。なお、記号（＋）は
“マル”と“＋”の記号を重ね合わせた記号に対応して
いる。
【００１８】デジタル変調機構の各々のコンステレイシ
ョンポイントと複素数の乗算を行うためにどの基本的算
術機能が必要であるかを決定しかつ適切な制御ワードを
有限の組のコンステレイションポイントに割り当てるこ
とにより、図２に示される従来技術の複素数乗算器はよ
り簡単かつ効率のよい複素コンステレイションポイント
乗算器と置き換えることができる。
ョンポイントと複素数の乗算を行うためにどの基本的算
術機能が必要であるかを決定しかつ適切な制御ワードを
有限の組のコンステレイションポイントに割り当てるこ
とにより、図２に示される従来技術の複素数乗算器はよ
り簡単かつ効率のよい複素コンステレイションポイント
乗算器と置き換えることができる。
【００１９】図６は、好ましい実施形態に係わる複素コ
ンステレイションポイント乗算器のブロック図を示す。
複素コンステレイションポイント乗算器６００は図１の
通信システム１００における乗算器１３５，１７５とし
て使用される。示された複素コンステレイションポイン
ト乗算器６００はπ／４ＤＱＰＳＫ変調機構に対して最
適化されているが、該複素コンステレイションポイント
乗算器は任意のＱＡＭ通信機構のために使用できる。複
素数Ｘの実数成分は被乗数（ｍｕｌｔｉｐｌｉｃａｎ
ｄ）入力ノード６１５に結合され、一方複素数Ｘの虚数
成分は被乗数入力ノード６１０に結合される。図３に示
されるコンステレイションポイントの１つに対応する複
素数Ｘと乗算されるべき３ビットの制御ワードａ２ａ１
ａ０は制御入力ノード６２０，６２３，６２６に接続さ
れる。この例では、複素コンステレイションポイント乗
算器は制御ワードａ２ａ１ａ０＝０００アクティブと共
に示されている。ＡＮＤ論理ゲート６０２，６０５，６
０７、否定（ＮＯＴ）論理ゲート６０３，６０６、およ
び排他的ＯＲ（ＸＯＲ）論理ゲート６０９は制御ワード
ａ２ａ１ａ０を使用してスイッチ６５１〜６５８を使用
することにより必要に応じて図５に示される４つの基本
的機能の達成を指令する。ラッチ６３１，６３３，６３
５，６３７は条件が静止している（ｓｔａｔｉｃ）場合
に入力ワードを保持することによりかつ同期動作をイネ
ーブルすることにより複素コンステレイションポイント
乗算器の電流消費を低減する。しかしながら、ラッチは
回路の動作のためには必要ではなくかつ除去することも
できる。
ンステレイションポイント乗算器のブロック図を示す。
複素コンステレイションポイント乗算器６００は図１の
通信システム１００における乗算器１３５，１７５とし
て使用される。示された複素コンステレイションポイン
ト乗算器６００はπ／４ＤＱＰＳＫ変調機構に対して最
適化されているが、該複素コンステレイションポイント
乗算器は任意のＱＡＭ通信機構のために使用できる。複
素数Ｘの実数成分は被乗数（ｍｕｌｔｉｐｌｉｃａｎ
ｄ）入力ノード６１５に結合され、一方複素数Ｘの虚数
成分は被乗数入力ノード６１０に結合される。図３に示
されるコンステレイションポイントの１つに対応する複
素数Ｘと乗算されるべき３ビットの制御ワードａ２ａ１
ａ０は制御入力ノード６２０，６２３，６２６に接続さ
れる。この例では、複素コンステレイションポイント乗
算器は制御ワードａ２ａ１ａ０＝０００アクティブと共
に示されている。ＡＮＤ論理ゲート６０２，６０５，６
０７、否定（ＮＯＴ）論理ゲート６０３，６０６、およ
び排他的ＯＲ（ＸＯＲ）論理ゲート６０９は制御ワード
ａ２ａ１ａ０を使用してスイッチ６５１〜６５８を使用
することにより必要に応じて図５に示される４つの基本
的機能の達成を指令する。ラッチ６３１，６３３，６３
５，６３７は条件が静止している（ｓｔａｔｉｃ）場合
に入力ワードを保持することによりかつ同期動作をイネ
ーブルすることにより複素コンステレイションポイント
乗算器の電流消費を低減する。しかしながら、ラッチは
回路の動作のためには必要ではなくかつ除去することも
できる。
【００２０】スイッチ６５２，６５５は複素数Ｘの実数
および虚数成分の間で選択を行う。複素コンステレイシ
ョンポイント乗算器の実数分岐６７０においては、アキ
ュムレータ６５０は複素数Ｘの実数成分をスイッチ６５
６からの複素数Ｘの虚数成分またはその否定に加える。
アキュムレータ６５０からの合計は｛（２１／２）／
２｝スケーラブロック６６３を使用してスケーリングさ
れる。スイッチ６５７はスケーラブロック６６３からの
スケーリングされた合計あるいはスイッチ６５５からの
複素数Ｚの成分を選択するために使用される。次にスイ
ッチ６５８はスイッチ６５７から直接の出力をあるいは
否定ブロック６４６からのその否定されたバージョンを
選択し出力ノード６９０に接続して複素数Ｚの実数成分
を生成する。
および虚数成分の間で選択を行う。複素コンステレイシ
ョンポイント乗算器の実数分岐６７０においては、アキ
ュムレータ６５０は複素数Ｘの実数成分をスイッチ６５
６からの複素数Ｘの虚数成分またはその否定に加える。
アキュムレータ６５０からの合計は｛（２１／２）／
２｝スケーラブロック６６３を使用してスケーリングさ
れる。スイッチ６５７はスケーラブロック６６３からの
スケーリングされた合計あるいはスイッチ６５５からの
複素数Ｚの成分を選択するために使用される。次にスイ
ッチ６５８はスイッチ６５７から直接の出力をあるいは
否定ブロック６４６からのその否定されたバージョンを
選択し出力ノード６９０に接続して複素数Ｚの実数成分
を生成する。
【００２１】虚数分岐６８０においては、アキュムレー
タ６５９は複素数Ｘの実数成分を、スイッチ６５１で選
択されて、複素数Ｘの虚数成分に、あるいは否定ブロッ
ク６４１をとおったその否定に加える。この合計は
｛（２１／２）／２｝スケーラブロック６６５を使用し
てスケーリングされる。スイッチ６５３はスケーラブロ
ック６６５からの出力あるいはスイッチ６５２からの複
素数Ｚの成分を選択する。最後に、スイッチ６５４はス
イッチ６５３の出力あるいは否定ブロック６４３をとお
ったその出力の否定を選択する。スイッチ６５４の出力
は出力ノード６９５に接続されかつ複素数Ｚの虚数成分
を表し、該複素数Ｚは任意の複素数Ｘで乗算された制御
ワードａ２ａ１ａ０を有する選択されたコンステレイシ
ョンポイントを示す。
タ６５９は複素数Ｘの実数成分を、スイッチ６５１で選
択されて、複素数Ｘの虚数成分に、あるいは否定ブロッ
ク６４１をとおったその否定に加える。この合計は
｛（２１／２）／２｝スケーラブロック６６５を使用し
てスケーリングされる。スイッチ６５３はスケーラブロ
ック６６５からの出力あるいはスイッチ６５２からの複
素数Ｚの成分を選択する。最後に、スイッチ６５４はス
イッチ６５３の出力あるいは否定ブロック６４３をとお
ったその出力の否定を選択する。スイッチ６５４の出力
は出力ノード６９５に接続されかつ複素数Ｚの虚数成分
を表し、該複素数Ｚは任意の複素数Ｘで乗算された制御
ワードａ２ａ１ａ０を有する選択されたコンステレイシ
ョンポイントを示す。
【００２２】複素コンステレイションポイント乗算器６
００はπ／４ＤＱＰＳＫ以外のデジタル信号変調機構、
例えば６４−ＱＡＭ，１６−ＱＡＭまたはＱＰＳＫなど
と共に使用するよう変更できる。π／４ＤＱＰＳＫの４
５度の位相の他の位相を可能にするため、図４に示され
るテーブルの制御ワードまたは乗算器出力が変更される
べきである。図５に示される基本的な機能もまた複素コ
ンステレイションポイント乗算器の制御論理構成の変化
に対応して修正される必要がある。１以外の振幅を可能
にするためには、前記｛（２１／２）／２｝スケーラブ
ロック６６３，６６５は変更されるべきであり、あるい
は利得段をスイッチ６５４，６５８の出力に加えること
ができる。
００はπ／４ＤＱＰＳＫ以外のデジタル信号変調機構、
例えば６４−ＱＡＭ，１６−ＱＡＭまたはＱＰＳＫなど
と共に使用するよう変更できる。π／４ＤＱＰＳＫの４
５度の位相の他の位相を可能にするため、図４に示され
るテーブルの制御ワードまたは乗算器出力が変更される
べきである。図５に示される基本的な機能もまた複素コ
ンステレイションポイント乗算器の制御論理構成の変化
に対応して修正される必要がある。１以外の振幅を可能
にするためには、前記｛（２１／２）／２｝スケーラブ
ロック６６３，６６５は変更されるべきであり、あるい
は利得段をスイッチ６５４，６５８の出力に加えること
ができる。
【００２３】図７は、好ましい実施形態に係わる、図６
に示される｛（２１／２）／２｝スケーラブロック６６
３，６６５の詳細なブロック図を示す。この実施形態で
は無理数｛（２１／２）／２｝は０．７０３１２５とし
て近似される。デジタルワードが入力ノード７０１に接
続される。シフトレジスタ７１０は該入力ワードの各ビ
ットを１ビットずつ右にシフトし、かつゼロを最上位の
位置に入れ、これは動作的にデジタルワードの値を半分
にする。一方、シフトレジスタ７２０は入力ワードの各
ビットを右に４ビットシフトしかつ最上位の４ゼットに
ゼロを入れ、これは入力値のほぼ１／１６に等しい出力
値を生成する。シフトレジスタ７１０，７２０の出力は
アキュムレータ７５０においていっしょに加算される。
アキュムレータの出力はシフトレジスタ７６０に接続さ
れ、該シフトレジスタは各々の入りワードの各ビットを
右に２ビットシフトしかつ最上位の２ビットにゼロを入
れ、これは入りワード値のほぼ１／４であるワード値を
生成する。シフトレジスタ７６０の出力はアキュムレー
タ７７０を使用してアキュムレータ７５０の出力に加え
られる。これはノード７０１におけるデジタルワード値
の０．７０３１２５倍である出力ワードを出力ノード７
９０に生成する。もちろん、異なるシフトレジスタおよ
びアキュムレータ構成を使用してより正確な｛（２
１／２）／２｝のスケーリングの近似を行うこともでき
る。
に示される｛（２１／２）／２｝スケーラブロック６６
３，６６５の詳細なブロック図を示す。この実施形態で
は無理数｛（２１／２）／２｝は０．７０３１２５とし
て近似される。デジタルワードが入力ノード７０１に接
続される。シフトレジスタ７１０は該入力ワードの各ビ
ットを１ビットずつ右にシフトし、かつゼロを最上位の
位置に入れ、これは動作的にデジタルワードの値を半分
にする。一方、シフトレジスタ７２０は入力ワードの各
ビットを右に４ビットシフトしかつ最上位の４ゼットに
ゼロを入れ、これは入力値のほぼ１／１６に等しい出力
値を生成する。シフトレジスタ７１０，７２０の出力は
アキュムレータ７５０においていっしょに加算される。
アキュムレータの出力はシフトレジスタ７６０に接続さ
れ、該シフトレジスタは各々の入りワードの各ビットを
右に２ビットシフトしかつ最上位の２ビットにゼロを入
れ、これは入りワード値のほぼ１／４であるワード値を
生成する。シフトレジスタ７６０の出力はアキュムレー
タ７７０を使用してアキュムレータ７５０の出力に加え
られる。これはノード７０１におけるデジタルワード値
の０．７０３１２５倍である出力ワードを出力ノード７
９０に生成する。もちろん、異なるシフトレジスタおよ
びアキュムレータ構成を使用してより正確な｛（２
１／２）／２｝のスケーリングの近似を行うこともでき
る。
【００２４】
【発明の効果】上記複素コンステレイションポイント乗
算器の利点はそれが限られた数のコンステレイションポ
イントをデジタル制御ワードにマッピングしかつこれら
のデジタルワードをスイッチおよび、シフトおよび加算
のような、簡単な算術機能を制御するために使用するこ
とである。これは図２に示されるような従来技術の複素
数乗算器に見られるもののようなコストのかかるＭＡＣ
ブロックの必要性を除去する。従って、前記複素コンス
テレイションポイント乗算器のハードウエア寸法および
電流消費は図２に示される従来技術の複素数乗算器のも
のよりずっと低くなる。しかしながら、この複素コンス
テレイションポイント乗算器の性能は図２に示される従
来技術の複素数乗算器と同等のものである。
算器の利点はそれが限られた数のコンステレイションポ
イントをデジタル制御ワードにマッピングしかつこれら
のデジタルワードをスイッチおよび、シフトおよび加算
のような、簡単な算術機能を制御するために使用するこ
とである。これは図２に示されるような従来技術の複素
数乗算器に見られるもののようなコストのかかるＭＡＣ
ブロックの必要性を除去する。従って、前記複素コンス
テレイションポイント乗算器のハードウエア寸法および
電流消費は図２に示される従来技術の複素数乗算器のも
のよりずっと低くなる。しかしながら、この複素コンス
テレイションポイント乗算器の性能は図２に示される従
来技術の複素数乗算器と同等のものである。
【００２５】従って、上記複素コンステレイションポイ
ント乗算器は従来技術の乗算器に対して低コストの代替
物を提供する。複素コンステレイションポイント乗算器
の特定の構成および機能が説明されたが、当業者により
本発明の真の精神および範囲内でいくつかのまたは付加
的な機能を使用することができる。本発明は添付の特許
請求の範囲によってのみ制限されるべきである。
ント乗算器は従来技術の乗算器に対して低コストの代替
物を提供する。複素コンステレイションポイント乗算器
の特定の構成および機能が説明されたが、当業者により
本発明の真の精神および範囲内でいくつかのまたは付加
的な機能を使用することができる。本発明は添付の特許
請求の範囲によってのみ制限されるべきである。
【図１】乗算器を含む通信システムを示すブロックシス
テム図である。
テム図である。
【図２】従来技術の複素数乗算器を示すブロック図であ
る。
る。
【図３】図１に示される通信システムによって使用でき
るサンプルのシンボルコンステレイションを示す説明図
である。
るサンプルのシンボルコンステレイションを示す説明図
である。
【図４】図１に示される乗算器の出力に対し、図３に示
されるコンステレイションポイントを表す、制御ワード
をマッピングするテーブルを示す説明図である。
されるコンステレイションポイントを表す、制御ワード
をマッピングするテーブルを示す説明図である。
【図５】好ましい実施形態に係わる４つの基本的操作を
制御するためのブール表現のテーブルを示す説明図であ
る。
制御するためのブール表現のテーブルを示す説明図であ
る。
【図６】本発明の好ましい実施形態に係わる複素コンス
テレイションポイント乗算器を示すブロック図である。
テレイションポイント乗算器を示すブロック図である。
【図７】本発明の好ましい実施形態に係わる図６に示さ
れる｛（２１／２）／２｝スケーラブロックを示すブロ
ック図である。
れる｛（２１／２）／２｝スケーラブロックを示すブロ
ック図である。
１００ 通信システム １０５ マイクロホン １１０ 音声エンコーダ １２０ チャネルエンコーダ １３０ 変調器 １３５，１７５ 乗算器 １４０ ＲＦ電力増幅器 １５０ デュプレクサ １５５ アンテナ １６０ ＲＦ受信機 １７０ 復調器 １８０ チャネルデコーダ １９０ 音声デコーダ １９５ スピーカ ２００ 従来技術の乗算器 ２３０，２３３，２３６，２３９ ＭＡＣブロック ２５０，２５５ アキュムレータブロック ２７０ 実数分岐 ２８０ 虚数分岐 ６００ 複素コンステレイションポイント乗算器 ６１０，６１５ 被乗数入力ノード ６２０，６２３，６２６ 制御入力ノード ６０２，６０５，６０７ ＡＮＤ論理ゲート ６０３，６０６ 否定論理ゲート ６０９ 排他的ＯＲ（ＸＯＲ）論理ゲート ６３１，６３３，６３５，６３７ ラッチ ６５１，６５２，…，６５８ スイッチ ６４１，６４３，６４６ 否定ブロック ６５０，６５９ アキュムレータ ６７０ 実数分岐 ６８０ 虚数分岐 ６９０ 実数成分出力ノード ６９５ 虚数成分出力ノード ７００ スケーラブロック ７０１ 入力ノード ７１０，７２０，７６０ シフトレジスタ ７５０，７７０ アキュムレータ ７９０ 出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリー・エル・カゼッキ アメリカ合衆国イリノイ州60126、エルム ハースト、ノース・クリントン・アベニュ ー 301
Claims (9)
- 【請求項１】 無限の数の複素数を含む集合からある複
素数を受けるための被乗数入力ノード（６１０，６１
５）を有する乗算器（６００）であって、 有限の数のポイントを含む集合からあるポイントを表す
デジタル制御ワードを受けるための制御入力ノード（６
２０，６２３，６２６）、そして前記制御入力ノード
（６２０，６２３，６２６）および被乗数入力ノード
（６１０，６１５）に結合され、前記ポイントおよび前
記複素数の積を表す複素数の実数成分を発生するための
実数分岐（６７０）、 を具備することを特徴とする乗算器（６００）。 - 【請求項２】 前記実数分岐（６７０）は、前記被乗数
入力ノード（６１０，６１５）に結合されたアキュムレ
ータ（６５０）、 を具備することを特徴とする請求項１に記載の乗算器
（６００）。 - 【請求項３】 前記実数分岐（６７０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
スケーラブロック（６６５）、 を具備することを特徴とする請求項１に記載の乗算器
（６００）。 - 【請求項４】 前記実数分岐（６７０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
否定ブロック（６４６）、 を具備することを特徴とする請求項１に記載の乗算器
（６００）。 - 【請求項５】 さらに、 前記制御入力ノード（６２０，６２３，６２６）および
前記被乗数入力ノード（６１０，６１５）に結合され、
前記ポイントおよび前記複素数の積を表す複素数の虚数
成分を発生するための虚数分岐（６８０）、 を具備することを特徴とする請求項１に記載の乗算器
（６００）。 - 【請求項６】 前記虚数分岐（６８０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
アキュムレータ（６５９）、 を具備することを特徴とする請求項５に記載の乗算器
（６００）。 - 【請求項７】 前記虚数分岐（６８０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
スケーラブロック（６６５）、 を具備することを特徴とする請求項５に記載の乗算器
（６００）。 - 【請求項８】 前記虚数分岐（６８０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
否定ブロック（６４３）、 を具備することを特徴とする請求項５に記載の乗算器
（６００）。 - 【請求項９】 コンステレイション乗算器（６００）を
有する無線電話であって、 有限の数のポイントを含む集合からのあるポイントを表
すデジタル制御ワードを受けるための制御入力ノード
（６２０，６２３，６２６）、 無限の数の複素数を含む集合からのある複素数を受ける
ための被乗数入力ノード（６１０，６１５）、 前記制御入力ノード（６２０，６２３，６２６）および
前記被乗数入力ノード（６１０，６１５）に結合され、
前記ポイントおよび前記複素数の積を表す複素数の実数
成分を発生するための実数分岐（６７０）であり、該実
数分岐（６７０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
第１のアキュムレータ（６５０）、 前記被乗数入力ノード（６１０，６１５）に結合された
第１のスケーラブロック（６６３）、そして前記被乗数
入力ノード（６１０，６１５）に結合された第１の否定
ブロック（６４６）、を具備する前記実数分岐（６７
０）、 前記制御入力ノード（６２０，６２３，６２５）および
前記被乗数入力ノード（６１０，６１５）に結合され、
前記ポイントおよび前記複素数の積を表す複素数の虚数
成分を発生するための虚数分岐（６８０）であり、該虚
数分岐（６８０）は、 前記被乗数入力ノード（６１０，６１５）に結合された
第２のアキュムレータ（６５９）、 前記被乗数入力ノード（６１０，６１５）に結合された
第２のスケーラブロック（６６５）、そして前記被乗数
入力ノード（６１０，６１５）に結合された第２の否定
ブロック（６４３）、を具備する前記虚数分岐（６８
０）、 を具備することを特徴とするコンステレイション乗算器
（６００）を有する無線電話。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/804,866 | 1997-02-24 | ||
| US08/804,866 US5802111A (en) | 1997-02-24 | 1997-02-24 | Complex constellation point multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10243036A true JPH10243036A (ja) | 1998-09-11 |
Family
ID=25190052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10054464A Pending JPH10243036A (ja) | 1997-02-24 | 1998-02-19 | 複素コンステレイションポイント乗算器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5802111A (ja) |
| JP (1) | JPH10243036A (ja) |
| CN (1) | CN1166128C (ja) |
| DE (1) | DE19807363A1 (ja) |
| GB (1) | GB2322777B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339996B2 (en) * | 1999-06-24 | 2008-03-04 | Intel Corporation | Receiver codec super set constellation generator |
| US6721363B1 (en) | 1999-06-24 | 2004-04-13 | Intel Corporation | Receiver CODEC super set constellation generator |
| US6301296B1 (en) | 1999-06-24 | 2001-10-09 | Cirrus Logic, Inc. | Digital impairment learning sequence |
| US6721357B1 (en) | 1999-06-24 | 2004-04-13 | Intel Corporation | Constellation generation and re-evaluation |
| US6724814B1 (en) * | 1999-06-24 | 2004-04-20 | Intel Corporation | Pad and CODEC detection |
| DE19939588A1 (de) * | 1999-08-20 | 2001-03-01 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Senden eines quadraturamplitudenmodulierten Sendesignals |
| ATE343288T1 (de) * | 2000-05-17 | 2006-11-15 | Cit Alcatel | Multiplikationsanordnung, signalmodulator und sender |
| US7016398B2 (en) * | 2001-06-15 | 2006-03-21 | Freescale Semiconductor, Inc. | Multicode receiver |
| CN100359836C (zh) * | 2004-10-29 | 2008-01-02 | 中兴通讯股份有限公司 | 坐标间交织正交发射分集最小二乘软译码方法及实现装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3926367A (en) * | 1974-09-27 | 1975-12-16 | Us Navy | Complex filters, convolvers, and multipliers |
| US4354249A (en) * | 1980-03-24 | 1982-10-12 | Motorola Inc. | Processing unit for multiplying two mathematical quantities including at least one complex multiplier |
| GB2095008B (en) * | 1981-03-12 | 1984-08-15 | Standard Telephones Cables Ltd | Complex digital multiplier |
| US4896287A (en) * | 1988-05-31 | 1990-01-23 | General Electric Company | Cordic complex multiplier |
| US5111155A (en) * | 1991-03-04 | 1992-05-05 | Motorola, Inc. | Distortion compensation means and method |
| US5365549A (en) * | 1993-05-24 | 1994-11-15 | Motorola, Inc. | Complex signal correlator and method therefor |
-
1997
- 1997-02-24 US US08/804,866 patent/US5802111A/en not_active Expired - Fee Related
-
1998
- 1998-02-19 JP JP10054464A patent/JPH10243036A/ja active Pending
- 1998-02-21 DE DE19807363A patent/DE19807363A1/de not_active Ceased
- 1998-02-23 CN CNB981052533A patent/CN1166128C/zh not_active Expired - Fee Related
- 1998-02-24 GB GB9803674A patent/GB2322777B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1166128C (zh) | 2004-09-08 |
| DE19807363A1 (de) | 1998-09-03 |
| CN1204909A (zh) | 1999-01-13 |
| GB2322777A (en) | 1998-09-02 |
| US5802111A (en) | 1998-09-01 |
| GB2322777B (en) | 2001-09-12 |
| GB9803674D0 (en) | 1998-04-15 |
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