JPH0629452A - 集積回路パッケージ及びその製造方法 - Google Patents

集積回路パッケージ及びその製造方法

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JPH0629452A
JPH0629452A JP5051328A JP5132893A JPH0629452A JP H0629452 A JPH0629452 A JP H0629452A JP 5051328 A JP5051328 A JP 5051328A JP 5132893 A JP5132893 A JP 5132893A JP H0629452 A JPH0629452 A JP H0629452A
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JP
Japan
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layer
conductive
lead frame
insulating
attaching
Prior art date
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Pending
Application number
JP5051328A
Other languages
English (en)
Inventor
Bidyut Bhattacharyya
ビデュート・バータッチャリヤ
Debendra Mallik
デベンドラ・マリク
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Intel Corp
Original Assignee
Intel Corp
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Publication date
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Abstract

(57)【要約】 【目的】 薄膜技術を利用してＩＣパッケージを構成す
る方法と構造を提供する。 【構成】 パッケージに所定のパターンで板上に蒸着し
た酸化物層を有する底部導電板を設ける。セラミックの
絶縁層に隣接してそのセラミックに蒸着した導電金属層
を設ける。金属層はセラミック上に所定パターンで作成
してパワー・プレーン、複数の信号線あるいはパワー・
プレーンと信号線の組合せを作る。導電材料層の上には
絶縁性のポリイミド材料の層で分離されたリードフレー
ムを設ける。ポリイミド材料は導電材料を満たした複数
の孔を有し、導電材料層をリードフレームのリードと電
気的に接続する。集積回路の電力及び接地パッドは蒸着
した導電材料層と導電板に接続し、それらはまたリード
フレームの対応するリードに接続し、それによりＩＣを
リードフレームのリードに接続する。ＩＣの信号パッド
はリードフレームないし蒸着導電材料層内に形成した信
号線に接続する。ＩＣと取り付けた回路パッケージとを
プラスチック殻内に閉じ込めることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子実装分野に関し、特
に高速チップ・キャリアに関する方法と結果的な構造に
関する。
【０００２】
【従来の技術】高速コンピュータでは一般にシステムの
集積回路（ＩＣ）の電源及び接地ループのインダクタン
スが極小であることが必要である。ＩＣは通常、チップ
と信号、電力、接地回線を相互接続する複数のリードを
有するチップ・キャリア内に搭載される。電源リード線
は一般に非常に長く、それによりリード線の間、特に電
源と接地ループの間で受容できない量のインダクタンス
がもたらされる。この問題はシステム速度が増大すると
共に大きくなる。
【０００３】マリック他に発行された米国特許4,891,68
7号と4,835,120号はパッケージのリードフレームに結合
した１対の銅板を有するＩＣパッケージを開示してい
る。銅面は絶縁材料で分離し、リードフレームの指定リ
ード線に接続するタブを有している。ＩＣの電力及び接
地リード線はそれぞれ各々の導電板に取り付ける。電力
はリードから導電板を通してパッケージ及びＩＣに流れ
込む。分離した電力、接地板を設けることでインダクタ
ンスを削減し、電力と接地回線の間の静電容量を増加す
る。このインピーダンスの減少は特に高速回路で重要で
ある。
【０００４】
【発明が解決しようとする課題】しかしこの二重面パッ
ケージは高速スィッチ信号回線によりもたらされるノイ
ズに対応する手段を提供するが、板に関連した大きさと
許容範囲のために比インダクタンス及び静電容量値は多
少予測困難である。更に受動的な部品をリードフレーム
に接続してパッケージをカスタム化することはできな
い。従って設計者がインピーダンスを制御でき、それに
よりパッケージ内の回路のノイズの発生を削減すること
ができるＩＣパッケージが望まれる。またパッケージ内
で内部ルート化をもたらすことのできるＩＣパッケージ
を構築する方法が望まれる。従って本発明の目的は個々
の信号線をパッケージ構造に一体的に形成したチップ・
キャリアとそれを形成させる方法を提供することであ
る。本発明の他の目的はパッケージの信号線に接続され
た一体的に形成された抵抗器とコンデンサを有するチッ
プ・キャリアとそれを形成させる方法を提供することで
ある。本発明の更に他の目的は所定のインピーダンス値
を有する電力及び信号線を有するチップ・キャリアを提
供することである。本発明の更に別の目的は高速装置で
使用できるチップ・キャリアを提供することである。本
発明の更に他の目的はＩＣのパッド密度を増大できるチ
ップ・キャリアを提供することである。本発明の更に別
の目的は無限の様々な信号線及び電力レイアウトを有す
るように構築できるチップ・キャリアを提供することで
ある。
【０００５】
【課題を解決するための手段】本発明は薄膜技術を利用
してＩＣパッケージを構成する方法と結果的な構造を提
供する。パッケージに所定のパターンで板上に蒸着した
酸化物層を有する底部導電板を設ける。その導電板上の
酸化物の絶縁層には隣接してその酸化物に蒸着した導電
金属層を設ける。金属層をセラミック上に所定のパター
ンで作成して、パワー・プレーン、複数の信号線あるい
はパワー・プレーンと信号線の組合せを作ることができ
る。導電材料層の上には絶縁性のポリイミド材料の層で
分離されたリードフレームを設ける。ポリイミド材料は
導電材料を満たした複数の孔を有し、蒸着した導電材料
層をリードフレームのリードと電気的に接続する。ＩＣ
の電力及び接地パッドは導電材料層と導電板に取り付
け、それらはまたリードフレームの対応するリードに接
続し、それによりＩＣをリードフレームのリードに接続
する。ＩＣの信号パッドはリードフレームないし蒸着導
電材料層内に形成した信号線に接続する。ＩＣと取り付
けた回路パッケージは次に従来技術で知られるようにプ
ラスチック容器内に閉じ込める。絶縁性の酸化物の薄膜
層を使用することで、パッケージの厚さを少なくできる
だけでなく回路の誘電率と結果的に静電容量も増大す
る。
【０００６】更に抵抗ないし静電容量材料を導電材料の
信号線の上ないし間に蒸着することが出来、その場合抵
抗器及びコンデンサを個々の線に取り付ける。抵抗器と
コンデンサをパッケージ内に含めることで、従来技術で
知られるパッケージに対してカスタム化した制御回線イ
ンピーダンスがもたらされる。本発明によりパッケージ
内で複数層の形成やルート化も可能になり、２ないしそ
れ以上のＩＣのパッケージにとって有用となる。外部ル
ート化によりパッケージ外に出ずに複数チップ間で交信
することが可能になり、従って設計者はパッケージそれ
自身内で信号とパワー・プレーンの無限の組合せを設計
することができる。本発明の信号線は互いに密接に配置
して、ＩＣ上のパッドの密度を増大することができる。
導電層とリードフレーム間の導電材料により、製造、組
立が厄介であった従来技術の取り付けタブの必要性がな
くなる。バイアスとして通常知られる固体化した導電材
料もパッケージの設計でより柔軟性をもたらし、設計者
は回路内のノイズ量を削減する様々な信号と電力計路を
構成することができる。
【０００７】
【実施例】図面について本発明を詳細に説明する。図１
は導電板10を示している。導電板10は銅で構成し、本明
細書に参考として取り入れたマリック他に発行された米
国特許4,891,687号と4,835,120号に図示、説明されてい
るように端部にタブを形成することができる。図２に示
すように、絶縁材料の第１の層14を導電板10上に蒸着す
る。絶縁材料は従来技術で知られる手法で蒸着できる酸
化アルミニウムなどのセラミックとする。セラミックの
厚さは一般に５−15ミクロンで、約７の誘電率を有す
る。実施例では、ニッケルの第１の層16を導電板10にセ
ラミックの蒸着前に蒸着するので、セラミックは導電板
10に更に容易に付着する。ニッケル16は一般に厚さ0.5
ミクロンで、セラミックを通した金属移動を防ぐ追加機
能を有する。
【０００８】実施例では板の特定領域にセラミックが蒸
着するのを防ぐため、導電板10にマスクを取り付ける。
酸化物を蒸着した後、マスクを板から取り除く。図２に
示すように、マスクを取り除くとセラミック内に複数の
孔18が残る。図３に示すように孔18は次に金属材料20で
満たして絶縁層14を通した複数のバイアス22を形成す
る。金属材料20は所定温度に上昇すると「流れ」、室温
に冷却すると固形化する銀エポキシ・ペーストとする。
バイアス孔18は一般に直径50ミクロンであるが、結果的
な回路の所望のインピーダンス特性により小さくあるい
は大きくできる。
【０００９】図４に示すように導電材料の第１の層24を
セラミック14上に蒸着するが、ここでセラミック14と導
電層24の間に蒸着したニッケルの第２の層を入れて、セ
ラミック14に対する導電層24の付着を増大することがで
きる。導電材料は約５ミクロンの厚さの銅とする。銅は
パワー・プレーンを絶縁層14の上に作るように蒸着する
ことができる。代わりにマスクをセラミックに取り付け
て金属が絶縁層14の所定領域に蒸着するのを防ぐことが
できる。そのようにして金属を取り付けた後、マスクを
取り除くと、複数の信号線とパワー・プレーンを有する
回路が形成される。蒸着手法でマスクを利用することに
より、設計者はどの様なパターンの信号線やパワー・プ
レーンも構築できる。
【００１０】図５に示すように、回路にはそれぞれ互い
に分離し、またセラミック14を横切って延びる信号線30
から分離した導電面28を設けることができる。バイアス
22を利用すると、金属の層24をバイアス22の上に蒸着し
て図６ａに示すように導電板10を面28に直接に接続する
ことができる。図６ｂに示すように、バイアス22が面28
から分離するように第２の層24を蒸着することもでき
る。この種の構成により第１の導電層24の導電面28を導
電板10から電気的に遊離させて、導電板10を接地面と
し、導電面28をパワー・プレーンとすることができる。
次にバイアス22を、導電材料の後続の層に相互接続をも
たらすパッド29に接続する。セラミックと導電層は導電
板10の中心31がいずれの材料によってもカバーされない
ようにマスクする。露出した中心部分31によりチップを
直接に導電板10に付着できる。セラミックを蒸着し、バ
イアスを形成し、銅を蒸着する過程を繰り返して複数の
導電層を形成することができる。各々の層では信号線と
パワー・プレーンの別個のパターンを有することができ
る。複数の層の形成は複数のＩＣを組み込むときに特に
有用で、様々なＩＣをパッケージ内で相互接続すること
ができる。
【００１１】図７に示すように、導電材料の上部層を蒸
着した後、導電材料のボール32を所定のパターンで導電
層24に加えることができる。導電材料は上述したように
銀エポキシ・ペーストが望ましい。ペーストはボール32
を順次に配置する単一のディスペンサで付着させるか、
あるいは導電材料の配置と対応した孔を有するテンプレ
ートを使用して付着させることができる。
【００１２】図８に示すように、第２の絶縁層33をリー
ドフレーム34に取り付ける。リードフレーム34は従来技
術で周知のように複数の個々のリードを有する。絶縁層
33は両面に接着コーティングを有するポリイミド・テー
プとする。そのようなテープはカプトンの商標名でE.I.
デュポン・ニューモルス社から販売されている。テープ
33とリードフレーム34はマリック発明で開示された方法
にしたがって付着してトリムすることができる。孔36は
リードフレーム34とテープ33の２つの材料を付着する前
か後にそれらを貫通して空ける。リードフレーム34の孔
は機械的に空けるか、化学的にエッチングすることがで
きる。テープ33の孔は化学的にエッチングするか、レー
ザないし機械的ドリルで空けることができる。
【００１３】図９に示すように付着したリードフレーム
34とテープ33は次に、孔36が導電ボール32と１直線にな
るように第１の導電層24上に配置する。導電材料37を次
に孔36に挿入して図１０に示すように複数の第２のバイ
アス38を形成するように孔36を満たす。第２のバイアス
38はリードフレーム34のリードを第１の導電層24に電気
的に接続する。次にアセンブリ40を導電材料とカプトン
上の接着剤が流れるまで加熱し、それにより接着剤はテ
ープ33をリードフレーム34及び銅24とセラミックの隣接
層に付着させる。タブ12を導電板10に組み込んだ場合
は、タブ12をリードフレーム34の所望のリードに圧着す
ることができる。
【００１４】別の実施例として、孔36をリードフレーム
34ではなく、テープ33に形成することができる。そのよ
うな実施例では、テープ33とリードフレーム34を付着し
た後で、テープ33を導電層24上に配置する前に導電ボー
ル32をテープ33の孔36に配置することができる。導電ボ
ール32は導電層24をリードの底面に接続するバイアスを
形成する。
【００１５】図１１に示すように、集積回路を組み込ん
だシリコン・ダイ40を導電板10の中心部分31に取り付け
て、ダイ40のパッドを対応するリード34、導電層24及び
導電板10にワイヤ結合する。次にこの組み立てられたダ
イは、従来技術で知られた方法で図１２に示すようにプ
ラスチック容器42の内部に閉じ込めることができる。ダ
イ40の接地パッドは導電板10に取り付けることができ
る。使用する実施例により第１のバイアス22と第２のバ
イアス38、タブ12あるいは両方を通して、導電板10は接
地パッドをリードフレーム34の対応する接地リードに接
続する。ダイ40の電力パッドは第１の導電層24と第２の
バイアス38のパワー・プレーン28を通してリードフレー
ム34の対応する電力リードに電気的に接続する。同様
に、ダイ40の信号パッドは第１の導電層24と第２のバイ
アス38の信号線30を通してリードフレーム34の対応する
リードに接続することができる。ダイ40の信号パッドは
図１１に示すようにリード34に直接に接続することもで
きる。第１の導電層24を通して信号線30をルート付けす
ることで線が互いに平行になる距離が短くなり、線間の
クロストーク量を少なくすることができる。
【００１６】図１３は別の実施例を示し、抵抗器44を信
号線30に接続して線の抵抗を増大している。抵抗器44は
テープ33とリードフレーム34を付着する前にニッケル・
クロミウムあるいは窒化タンタルのような抵抗材料を第
１の導電層24に蒸着して形成することができる。蒸着す
る抵抗材料の厚さは一般に100-5000オングストロームの
範囲である。代わりにカーボンの厚い膜で信号線を覆っ
て抵抗器44を形成することができる。抵抗器44は２本の
信号線で信号線に直列に構成することが出来、あるいは
２本の線と並列にすることもできる。図１４は抵抗器44
のＩＣパッケージへの一体化をより明確に示している。
図１５に示すように、コンデンサ46は２本の信号線30の
間で形成することができ、酸化タンタルのような誘電材
料を線の間のスペースに蒸着することで構成することが
できる。コンデンサ46は第１の導電層24の２つのパワー
・プレーンの間に配置することもできる。このように本
発明により回路設計者は、各々の信号線30とパワー・プ
レーン28が所定のインピーダンスを持つことができるよ
うに回路をカスタム化することができる。抵抗器44とコ
ンデンサ46を追加することで、予測可能なインピーダン
ス値を確立するより制御可能な方法がもたらされ、これ
は高速回路には特に重要である。
【図面の簡単な説明】
【図１】導電板の斜視図である。
【図２】図１の導電板上に蒸着されたセラミック絶縁層
を示す側面図であり、絶縁層は孔を有する。
【図３】導電物質で満たされた絶縁層の孔を示す側面図
である。
【図４】図２のセラミック層に蒸着された導電層を示す
側面図である。
【図５】絶縁層の上に構成された回路を示す図４の上面
図である。
【図６】面に関したバイアスの位置を示す図５のパワー
・プレーンの上部拡大図（ａ）とパワー・プレーンから
電気的に遊離されたバイアスを示す上部拡大図（ｂ）で
ある。
【図７】図４の導電層上の所定の位置に加えられた導電
材料を示す側面図である。
【図８】リードフレームに取り付けた絶縁テープを示す
側面図であり、テープとリードフレームはその中に形成
された孔を有する。
【図９】図７の導電層上に配置した図８の付着したテー
プとリードフレームを示す側面図である。
【図１０】リードフレームと絶縁テープの孔に挿入した
導電材料を示す図８と同様の側面図である。
【図１１】本発明の組み立てＩＣパッケージを示す側面
図である。
【図１２】２つのプラスチック容器で内部に閉じ込めた
図１１の組立ＩＣパッケージを示す側面図である。
【図１３】信号線に接続された薄膜抵抗器の組み込みを
示す導電層の上面図である。
【図１４】導電層と絶縁テープの間の図１３の抵抗器を
示す図１１と同じ側面図である。
【図１５】２本の信号線の間に接続された薄膜コンデン
サの組み込みを示す図１３と同様の上面図である。
【符号の説明】
１０ 導電板、 １４ 第１の絶縁層、 １８ 孔、
２０ 金属材料、２２ バイアス、 ２４ 第１
の導電層、 ２８ 導電面、３２ ボール、 ３３
第２の絶縁層、 ３４ 第２の導電層。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 導電板と、 前記導電板に隣接した第１の絶縁層と、 前記第１の絶縁層と隣接した第１の導電層と、 前記第１の導電層と隣接した第２の絶縁層と、 前記第２の絶縁層と隣接し、複数の導電リードを有する
    リードフレームと、 前記第１の導電層を前記リードフレームに電気的に接続
    する前記第２絶縁層内の少なくとも１本のバイアスと、 前記導電板を前記リードフレームに電気的に接続する第
    １の接続手段とを有する集積回路を収納する集積回路パ
    ッケージ。
  2. 【請求項２】 導電板と、 前記導電板に隣接した蒸着セラミックの第１の絶縁層
    と、 前記第１の絶縁層と隣接した蒸着金属の第１の導電層
    と、 前記第１の導電層と隣接した第２の絶縁層と、 前記第２の絶縁層と隣接し、複数の導電リードを有する
    リードフレームと、 前記第１の導電層を前記リードフレームに接続する第１
    の接続手段と、 前記導電板を前記リードフレームに接続する第２の接続
    手段とを有する集積回路を収納する集積回路パッケー
    ジ。
  3. 【請求項３】 a) 少なくとも１つのタブを有する導電
    板を用意し、 b) 絶縁材料の第１の層を前記導電板に取り付け、 c) 導電材料の第１の層を前記絶縁材料の第１の層に取
    り付け、 d) 絶縁材料の第２の層に少なくとも１つの孔を形成
    し、 e) 前記絶縁材料の第２の層をリードフレームに取り付
    け、 f) 前記絶縁材料の第２の層の前記孔を導電材料で満た
    し、 g) 前記孔内の前記導電材料が前記導電材料の第１の層
    を前記リードフレームに電気的に接続するように前記絶
    縁材料の第２の層を前記導電材料の第１の層に取り付
    け、 h) 前記導電板を前記リードフレームに電気的に接続す
    るように前記導電板の前記タブを前記リードフレームに
    取り付けるステップからなる集積回路の集積回路パッケ
    ージを形成する方法。
  4. 【請求項４】 a) 少なくとも１つのタブを有する導電
    板を用意し、 b) 絶縁材料の第１の層を前記導電板に取り付け、 c) 導電材料の第１の層を前記絶縁材料の第１の層に取
    り付け、 d) 絶縁材料の第２の層に少なくとも１つの孔を形成
    し、 e) 前記絶縁材料の第２の層をリードフレームに取り付
    け、 f) 前記導電材料の第１の層に導電材料を加え、 g) 前記導電材料で前記孔を満たし、前記導電材料の第
    １の層を前記リードフレームに電気的に接続するように
    前記絶縁材料の第２の層を前記導電材料の第１の層に取
    り付け、 h) 前記導電板を前記リードフレームに電気的に接続す
    るように前記タブを前記リードフレームに取り付けるス
    テップからなる集積回路の集積回路パッケージを形成す
    る方法。
  5. 【請求項５】 a) 導電板を用意し、 b) セラミック層を前記導電板上に複数の第１の孔が形
    成されるように所定のパターンで蒸着し、 c) 前記第１の孔を導電材料で満たし、 d) 導電材料の第１の層を前記セラミック層上に蒸着
    し、 e) 絶縁材料の第２の層に少なくとも１つの孔を形成
    し、 f) 前記絶縁材料の第２の層をリードフレームに取り付
    け、 g) 前記絶縁材料の第２の層の前記孔を導電材料でみた
    し、 h) 前記孔内の前記導電材料が前記導電材料の第１の層
    を前記リードフレームに電気的に接続するように前記絶
    縁材料の第２の層を前記導電材料の第１の層に取り付け
    るステップからなる集積回路の集積回路パッケージを形
    成する方法。
  6. 【請求項６】 a) 少なくとも１つのタブを有する導電
    板を用意し、 b) セラミック層を前記導電板上に蒸着し、 c) 導電材料の第１の層を前記セラミック層上に蒸着
    し、 d) 絶縁材料の第２の層に少なくとも１つの孔を形成
    し、 e) 前記絶縁材料の第２の層をリードフレームに取り付
    け、 f) 前記絶縁材料の第２の層の前記孔を導電材料でみた
    し、 g) 前記孔内の前記導電材料が前記導電材料の第１の層
    を前記リードフレームに電気的に接続するように前記絶
    縁材料の第２の層を前記導電材料の第１の層に取り付
    け、 h) 前記導電板が前記リードフレームに電気的に接続さ
    れるように前記導電板のタブを前記リードフレームに取
    り付けるステップからなる集積回路の集積回路パッケー
    ジを形成する方法。
  7. 【請求項７】 a) 少なくとも１つのタブを有する導電
    板を用意し、 b) ニッケルの第１の層を前記導電板上に蒸着し、 c) セラミック層を前記ニッケルの第１の層上に蒸着
    し、 d) ニッケルの第２の層を前記セラミック層上に蒸着
    し、 e) 銅の第１の層を前記ニッケルの第２の層上に蒸着
    し、 f) 導電材料の少なくとも１つのボールを前記銅の第１
    の層上に載せ、 g) 絶縁材料の第２の層に少なくとも１つの孔を形成
    し、 h) リードフレームに少なくとも１つの孔を形成し、 i) 前記リードフレームの前記孔が前記絶縁材料の第２
    の層の前記孔と１直線になるように前記絶縁材料の第２
    の層を前記リードフレームに取り付け、 j) 前記導電材料のボールが前記第２の絶縁材料の前記
    孔に流れ込むように前記絶縁材料の第２の層を前記銅の
    第１の層に取り付け、 k) 前記リードフレームと前記絶縁材料の第２の層の前
    記孔とを導電材料で満たし、 l) 前記孔内の前記導電材料を加熱し、 m) その導電材料が前記銅の第１の層を前記リードフレ
    ームに電気的に接続するようにその導電材料を冷却し、 n) 前記導電板を前記リードフレームに電気的に接続す
    るように前記導電板のタブを前記リードフレームに取り
    付けるステップからなる集積回路の集積回路パッケージ
    を形成する方法。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828126A (en) * 1992-06-17 1998-10-27 Vlsi Technology, Inc. Chip on board package with top and bottom terminals
GB2293918A (en) * 1994-10-06 1996-04-10 Ibm Electronic circuit packaging
JPH0951062A (ja) * 1995-08-07 1997-02-18 Mitsubishi Electric Corp 半導体チップの実装方法，半導体チップ，半導体チップの製造方法，ｔａｂテープ，フリップチップ実装方法，フリップチップ実装基板，マイクロ波装置の製造方法及びマイクロ波装置
US5773320A (en) * 1995-11-13 1998-06-30 Asea Brown Boveri Ag Method for producing a power semiconductor module
US5843808A (en) * 1996-01-11 1998-12-01 Asat, Limited Structure and method for automated assembly of a tab grid array package
US6043559A (en) 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
JP3382482B2 (ja) * 1996-12-17 2003-03-04 新光電気工業株式会社 半導体パッケージ用回路基板の製造方法
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
US6472252B2 (en) 1997-07-23 2002-10-29 Micron Technology, Inc. Methods for ball grid array (BGA) encapsulation mold
US5923959A (en) * 1997-07-23 1999-07-13 Micron Technology, Inc. Ball grid array (BGA) encapsulation mold
US6117382A (en) * 1998-02-05 2000-09-12 Micron Technology, Inc. Method for encasing array packages
US6300687B1 (en) 1998-06-26 2001-10-09 International Business Machines Corporation Micro-flex technology in semiconductor packages
US6064286A (en) * 1998-07-31 2000-05-16 The Whitaker Corporation Millimeter wave module with an interconnect from an interior cavity
US7020958B1 (en) 1998-09-15 2006-04-04 Intel Corporation Methods forming an integrated circuit package with a split cavity wall
US6114098A (en) * 1998-09-17 2000-09-05 International Business Machines Corporation Method of filling an aperture in a substrate
US6414386B1 (en) * 2000-03-20 2002-07-02 International Business Machines Corporation Method to reduce number of wire-bond loop heights versus the total quantity of power and signal rings
DE10031843A1 (de) * 2000-06-30 2002-01-10 Alcatel Sa Elektrisches oder opto-elektrisches Bauelement mit einer Verpackung aus Kunststoff und Verfahren zur Variation der Impedanz einer Anschlussleitung eines solchen Bauelements
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US7015072B2 (en) 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
JP2003045978A (ja) * 2001-07-30 2003-02-14 Niigata Seimitsu Kk 半導体装置
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003188882A (ja) * 2001-10-12 2003-07-04 Hiroyuki Shinoda 通信装置、通信デバイス、基板実装方法および触覚センサ
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
US6903458B1 (en) 2002-06-20 2005-06-07 Richard J. Nathan Embedded carrier for an integrated circuit chip
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US20040094826A1 (en) * 2002-09-20 2004-05-20 Yang Chin An Leadframe pakaging apparatus and packaging method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE278227C (ja) *
JPS61230363A (ja) * 1985-04-04 1986-10-14 Fujitsu Ten Ltd 半導体集積装置
DE3626151C3 (de) * 1986-08-01 1995-06-14 Siemens Ag Spannungszuführungsanordnung für eine integrierte Halbleiterschaltung
US4891687A (en) * 1987-01-12 1990-01-02 Intel Corporation Multi-layer molded plastic IC package
US4835120A (en) * 1987-01-12 1989-05-30 Debendra Mallik Method of making a multilayer molded plastic IC package
JPH0719898B2 (ja) * 1987-01-30 1995-03-06 日本電気株式会社 光電気集積回路
JPS63258046A (ja) * 1987-04-15 1988-10-25 Toshiba Corp 半導体集積回路装置
US4987100A (en) * 1988-05-26 1991-01-22 International Business Machines Corporation Flexible carrier for an electronic device
DD278227A1 (de) * 1988-12-19 1990-04-25 Erfurt Mikroelektronik Integrierter stuetzkondensator
JPH0810744B2 (ja) * 1989-08-28 1996-01-31 三菱電機株式会社 半導体装置
US5025114A (en) * 1989-10-30 1991-06-18 Olin Corporation Multi-layer lead frames for integrated circuit packages
US5206188A (en) * 1990-01-31 1993-04-27 Ibiden Co., Ltd. Method of manufacturing a high lead count circuit board
JP2828318B2 (ja) * 1990-05-18 1998-11-25 新光電気工業株式会社 多層リードフレームの製造方法
DE59105080D1 (de) * 1990-05-28 1995-05-11 Siemens Ag IC-Gehäuse, bestehend aus drei beschichteten dielektrischen Platten.
JP2966067B2 (ja) * 1990-09-04 1999-10-25 新光電気工業株式会社 多層リードフレーム
FR2668651A1 (fr) * 1990-10-29 1992-04-30 Sgs Thomson Microelectronics Circuit integre a boitier moule comprenant un dispositif de reduction de l'impedance dynamique.

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Publication number Publication date
US5488257A (en) 1996-01-30
EP0603158A2 (en) 1994-06-22
CA2120464A1 (en) 1993-08-19
EP0580855A1 (en) 1994-02-02
EP0603158A3 (en) 1994-07-13
WO1993016492A1 (en) 1993-08-19
US5556807A (en) 1996-09-17
JPH06507275A (ja) 1994-08-11
CA2108542A1 (en) 1993-08-19
EP0580855A4 (ja) 1994-03-16

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