JPH0628844Y2 - データ送受信装置 - Google Patents
データ送受信装置Info
- Publication number
- JPH0628844Y2 JPH0628844Y2 JP1320188U JP1320188U JPH0628844Y2 JP H0628844 Y2 JPH0628844 Y2 JP H0628844Y2 JP 1320188 U JP1320188 U JP 1320188U JP 1320188 U JP1320188 U JP 1320188U JP H0628844 Y2 JPH0628844 Y2 JP H0628844Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing signal
- circuit
- buffer memory
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、データの送受信装置に関し、特に外部からの
タイミング信号と該タイミング信号に同期したデータの
送信符号列とを受信して、データ符号列の送出を行なう
データ送受信装置に関する。
タイミング信号と該タイミング信号に同期したデータの
送信符号列とを受信して、データ符号列の送出を行なう
データ送受信装置に関する。
従来、この種のデータ送受信装置は、第２図に示すよう
に、外部のタイミング信号ＳＴ１で送信符号列ＳＤをバ
ッファメモリ回路ＢＭに書込むと共に、外部タイミング
信号ＳＴ１を位相同期発振回路ＰＬＬに入力し、内部の
タイミング信号ＳＴ２を外部のタイミング信号ＳＴ１に
同期させ、該内部タイミング信号ＳＴ２で、バッファメ
モリ回路ＢＭを読み出して送信していた。なお、18は該
バッファメモリ回路ＢＭ出力の送出符号列である。
に、外部のタイミング信号ＳＴ１で送信符号列ＳＤをバ
ッファメモリ回路ＢＭに書込むと共に、外部タイミング
信号ＳＴ１を位相同期発振回路ＰＬＬに入力し、内部の
タイミング信号ＳＴ２を外部のタイミング信号ＳＴ１に
同期させ、該内部タイミング信号ＳＴ２で、バッファメ
モリ回路ＢＭを読み出して送信していた。なお、18は該
バッファメモリ回路ＢＭ出力の送出符号列である。
上述した従来のデータ送受信装置は、外部タイミング信
号ＳＴ１が断となった場合、以後の送信符号列ＳＤが送
られないか、あるいはバッファメモリ回路ＢＭの内容が
繰り返し送信されるという欠点がある。
号ＳＴ１が断となった場合、以後の送信符号列ＳＤが送
られないか、あるいはバッファメモリ回路ＢＭの内容が
繰り返し送信されるという欠点がある。
この欠点は、例えば、第３図に示すような使用例におい
て不都合が発生する。第３図は、データ送受信装置等Ｄ
ＣＥ１を信号切替え器34にて、他のデータ送受信装置等
ＤＣＥとデータ端末装置等ＤＴＥとを切替えて使用しよ
うとするシステムである。
て不都合が発生する。第３図は、データ送受信装置等Ｄ
ＣＥ１を信号切替え器34にて、他のデータ送受信装置等
ＤＣＥとデータ端末装置等ＤＴＥとを切替えて使用しよ
うとするシステムである。
一般にデータ送受信装置等ＤＣＥは、受信符号列と受信
タイミング信号とを出力する。従って切替え器34がデー
タ送受信装置等ＤＣＥを選択している場合は、該データ
送受信装置等ＤＣＥの受信符号列を、もう１個のデータ
送受信装置等ＤＣＥ１の送信符号列ＳＤの端子に、受信
タイミング信号も同じく当該データ送受信装置等ＤＣＥ
１の外部タイミング信号ＳＴ１の端子に入力しなければ
ならない。
タイミング信号とを出力する。従って切替え器34がデー
タ送受信装置等ＤＣＥを選択している場合は、該データ
送受信装置等ＤＣＥの受信符号列を、もう１個のデータ
送受信装置等ＤＣＥ１の送信符号列ＳＤの端子に、受信
タイミング信号も同じく当該データ送受信装置等ＤＣＥ
１の外部タイミング信号ＳＴ１の端子に入力しなければ
ならない。
また、データ端末装置等ＤＴＥは一般に、外部タイミン
グ信号ＳＴ１を発生せず、内部タイミング信号ＳＴ２を
受信して、これに同期して送信符号列ＳＤを出力する。
従って、切替え器34がデータ端末装置等ＤＴＥを選択し
ている場合、もう１個のデータ送受信装置等ＤＣＥ１
は、内部タイミング信号ＳＴ２に同期して送信符号列Ｓ
Ｄを受取る必要がある。
グ信号ＳＴ１を発生せず、内部タイミング信号ＳＴ２を
受信して、これに同期して送信符号列ＳＤを出力する。
従って、切替え器34がデータ端末装置等ＤＴＥを選択し
ている場合、もう１個のデータ送受信装置等ＤＣＥ１
は、内部タイミング信号ＳＴ２に同期して送信符号列Ｓ
Ｄを受取る必要がある。
しかしながら、従来のデータ送受信装置は、第２図に示
す構成の為、バッファメモリ回路ＢＭへの書込みクロッ
クパルスである外部のタイミング信号ＳＴ１が断となる
と、送信符号列ＳＤを受取ることができない欠点があ
る。
す構成の為、バッファメモリ回路ＢＭへの書込みクロッ
クパルスである外部のタイミング信号ＳＴ１が断となる
と、送信符号列ＳＤを受取ることができない欠点があ
る。
本考案のデータ送受信装置は、外部からのタイミング信
号で受信する、データ符号列をバッファメモリ回路に書
き込むと共に、該外部タイミング信号に位相同期する内
部のタイミング信号で、該バッファメモリ回路を読み出
して、前記データ符号列を送信するデータ送受信装置に
おいて、前記外部タイミング信号断を検出して、信号断
検出信号を検出する信号断検出回路と、前記外部信号に
位相同期して、前記内部タイミング信号を送出すると共
に、前記信号断検出信号が入力されると、自己発振して
第２の内部タイミング信号を送出する位相同期発振回路
と、通常は前記外部タイミング信号を選択して前記バッ
ファメモリ回路の書き込みクロックとし、前記信号断検
出信号があると、前記第２の内部タイミング信号を選択
して前記バッファメモリ回路の書き込みクロックにする
信号選択回路と、を備えていることを特徴とする。
号で受信する、データ符号列をバッファメモリ回路に書
き込むと共に、該外部タイミング信号に位相同期する内
部のタイミング信号で、該バッファメモリ回路を読み出
して、前記データ符号列を送信するデータ送受信装置に
おいて、前記外部タイミング信号断を検出して、信号断
検出信号を検出する信号断検出回路と、前記外部信号に
位相同期して、前記内部タイミング信号を送出すると共
に、前記信号断検出信号が入力されると、自己発振して
第２の内部タイミング信号を送出する位相同期発振回路
と、通常は前記外部タイミング信号を選択して前記バッ
ファメモリ回路の書き込みクロックとし、前記信号断検
出信号があると、前記第２の内部タイミング信号を選択
して前記バッファメモリ回路の書き込みクロックにする
信号選択回路と、を備えていることを特徴とする。
〔作用〕 したがって、本考案によると、外部からのタイミング信
号が断になっても、送信符号列を正確に送信できること
になる。
号が断になっても、送信符号列を正確に送信できること
になる。
以下に本考案を、その実施例について図面を参照して説
明する。
明する。
第１図は、本考案による一実施例を示すブロック図で、
バッファメモリ回路ＢＭは送信符号列ＳＤを書込みクロ
ック19によって書き込まれる。位相同期発振回路ＰＬＬ
は、通常、外部からのタイミング信号ＳＴ１によって内
部のタイミング信号ＳＴ２を送出する。この内部タイミ
ング信号ＳＴ２によって、バッファメモリ回路ＢＭは送
信符号列18を送出する。
バッファメモリ回路ＢＭは送信符号列ＳＤを書込みクロ
ック19によって書き込まれる。位相同期発振回路ＰＬＬ
は、通常、外部からのタイミング信号ＳＴ１によって内
部のタイミング信号ＳＴ２を送出する。この内部タイミ
ング信号ＳＴ２によって、バッファメモリ回路ＢＭは送
信符号列18を送出する。
信号の選択回路19は、外部タイミング信号ＳＴ１ならび
に内部タイミング信号ＳＴ２をそれぞれ入力選択して、
書込みクロック19を送出する。
に内部タイミング信号ＳＴ２をそれぞれ入力選択して、
書込みクロック19を送出する。
信号断の検出回路13は、外部タイミング信号ＳＴ１を入
力して、信号断の検出信号20を信号選択回路12ならびに
位相同期発振回路ＰＬＬにそれぞれ送出する。
力して、信号断の検出信号20を信号選択回路12ならびに
位相同期発振回路ＰＬＬにそれぞれ送出する。
つぎに第１図の実施例の動作を説明する。まず、外部の
タイミング信号ＳＴ１が断となった場合、信号断検出回
路13はこれを検出し、信号選択回路12へは切替え指令用
としての、位相同期発振回路ＰＬＬへは自走指令用とし
ての信号断検出信号20を送出する。
タイミング信号ＳＴ１が断となった場合、信号断検出回
路13はこれを検出し、信号選択回路12へは切替え指令用
としての、位相同期発振回路ＰＬＬへは自走指令用とし
ての信号断検出信号20を送出する。
これを受けて、信号の選択回路12は、バッファメモリ回
路ＢＭの書込みクロック信号19を、外部タイミング信号
ＳＴ１から内部タイミング信号ＳＴ２へ切り替え、位相
同期発振回路ＰＬＬは、位相同期動作を停止して単なる
発振回路として動作（自走）する。
路ＢＭの書込みクロック信号19を、外部タイミング信号
ＳＴ１から内部タイミング信号ＳＴ２へ切り替え、位相
同期発振回路ＰＬＬは、位相同期動作を停止して単なる
発振回路として動作（自走）する。
従って、外部のタイミング信号ＳＴ１が断になっても、
バッファメモリ回路ＢＭへの書込みクロック信号19が断
になることがなく、内部のタイミング信号ＳＴ２に同期
した送信符号列ＳＤがバッファメモリ回路ＢＭへ書込ま
れ送出される。
バッファメモリ回路ＢＭへの書込みクロック信号19が断
になることがなく、内部のタイミング信号ＳＴ２に同期
した送信符号列ＳＤがバッファメモリ回路ＢＭへ書込ま
れ送出される。
ここで上述の実施例を言い替えて要約すると、本実施例
は、外部からタイミング信号とこれに同期した送信符号
列を受信し動作するデータ送受信装置において、バッフ
ァメモリ回路、位相同期発振回路、信号選択回路、信号
断検出回路をもち、前記送信符号列をバッファメモリへ
入力し、前記外部タイミング信号と前記位相同期発振回
路出力を前記信号選択回路に入力し、選択回路出力を前
記バッファメモリへ入力し、前記外部タイミング信号を
前記信号断検出信号と前記位相同期発振回路へ入力し、
前記信号断検出回路出力を前記信号選択回路と前記位相
同期発振回路へ入力し、前記位相同期発振回路出力を前
記バッファメモリと外部へ出力し前記バッファメモリ出
力信号を送信することを特徴とするデータ送受信装置で
ある。
は、外部からタイミング信号とこれに同期した送信符号
列を受信し動作するデータ送受信装置において、バッフ
ァメモリ回路、位相同期発振回路、信号選択回路、信号
断検出回路をもち、前記送信符号列をバッファメモリへ
入力し、前記外部タイミング信号と前記位相同期発振回
路出力を前記信号選択回路に入力し、選択回路出力を前
記バッファメモリへ入力し、前記外部タイミング信号を
前記信号断検出信号と前記位相同期発振回路へ入力し、
前記信号断検出回路出力を前記信号選択回路と前記位相
同期発振回路へ入力し、前記位相同期発振回路出力を前
記バッファメモリと外部へ出力し前記バッファメモリ出
力信号を送信することを特徴とするデータ送受信装置で
ある。
以上の説明から明らかなように本考案は、外部の送信タ
イミング用のクロック信号の断を検出して、バッファメ
モリ書込みクロック信号を内部のクロック信号へ切替え
るため、外部送信タイミング信号が断になっても送信が
停止することがなく、内部送信タイミング信号に同期し
た送出符号列を送信できる効果がある。
イミング用のクロック信号の断を検出して、バッファメ
モリ書込みクロック信号を内部のクロック信号へ切替え
るため、外部送信タイミング信号が断になっても送信が
停止することがなく、内部送信タイミング信号に同期し
た送出符号列を送信できる効果がある。
第１図は本考案による一実施例を示すブロック図、第２
図は従来例を示すブロック図、第３図は同上の使用例を
示すブロック図である。 ＢＭ……バッファメモリ回路、 12……信号選択回路、 13……信号断検出回路、 ＰＬＬ……位相同期発振回路。
図は従来例を示すブロック図、第３図は同上の使用例を
示すブロック図である。 ＢＭ……バッファメモリ回路、 12……信号選択回路、 13……信号断検出回路、 ＰＬＬ……位相同期発振回路。
Claims (1)
- 【請求項１】外部からのタイミング信号で受信する、デ
ータ符号列をバッファメモリ回路に書き込むと共に、該
外部タイミング信号に位相同期する内部のタイミング信
号で、該バッファメモリ回路を読み出して、前記データ
符号列を送信するデータ送受信装置において、 前記外部タイミング信号断を検出して、信号断検出信号
を送出する信号断検出回路と、 前記外部タイミング信号に位相同期して、前記内部タイ
ミング信号を送出すると共に、前記信号断検出信号が入
力されると、自己発振して第２の内部タイミング信号を
送出する位相同期発振回路と、 通常は前記外部タイミング信号を選択して前記バッファ
メモリ回路の書き込みクロックとし、前記信号断検出信
号があると、前記第２の内部タイミング信号を選択して
前記バッファメモリ回路の書き込みクロックにする信号
選択回路と、 を備えていることを特徴とするデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320188U JPH0628844Y2 (ja) | 1988-02-02 | 1988-02-02 | データ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320188U JPH0628844Y2 (ja) | 1988-02-02 | 1988-02-02 | データ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117139U JPH01117139U (ja) | 1989-08-08 |
| JPH0628844Y2 true JPH0628844Y2 (ja) | 1994-08-03 |
Family
ID=31223305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320188U Expired - Lifetime JPH0628844Y2 (ja) | 1988-02-02 | 1988-02-02 | データ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628844Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713222B2 (ja) * | 1995-04-28 | 1998-02-16 | 日本電気株式会社 | メモリ監視装置 |
-
1988
- 1988-02-02 JP JP1320188U patent/JPH0628844Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117139U (ja) | 1989-08-08 |
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