JPH0627914A

JPH0627914A - 情報処理装置

Info

Publication number: JPH0627914A
Application number: JP5083332A
Authority: JP
Inventors: Mariko Hara; 真理子原; Jun Kitahara; 潤北原; Makoto Sano; 真佐野; Yuko Okayama; 祐孝岡山; Sunao Hirata; 直平田; Takashi Toma; 貴志東馬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-05-15
Filing date: 1993-04-09
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】ＶＲＡＭの主記憶への転送が頻繁に行われるウ
ィンドウシステム等において、かかる転送を高速化し、
表示性能の向上を図ること。【構成】本実施例は、ＣＰＵ１０、主記憶装置１１、表
示制御部１２、アドレス・アクセスサイクル発生部１
３、デ−タ処理部１４、ＶＲＡＭ制御部１５、ＶＲＡＭ
１６、表示器１７、表示器インタフェ−ス１８、ＶＲＡ
Ｍ更新状況保持部１９、およびシステムバス２５を有し
て構成される。【効果】本発明によればＶＲＡＭの主記憶への転送が頻
繁に行われるウィンドウシステム等において、データ転
送の高速化が図れる。このため、より実用的なウィンド
ウシステム等を構築することができ、使用者に快い操作
環境を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパ−ソナルコンピュ−
タ、ワ−クステ−ションなど情報処理装置に備えられる
表示装置における表示品質の向上に関する。

【０００２】

【従来の技術】近年、パ−ソナルコンピュ−タ、ワ−ク
ステ−ション等の情報処理装置においては、メモリ管理
やアプリケ−ションの実行等を行う、オペレ−ティング
システム（以下「ＯＳ」と記す）の表示機能の一部とし
て、表示装置である各種ディスプレイの画面上に、ウィ
ンドウと呼ばれる矩形の枠を、一つ以上表示し、それら
ウインドウの各々を、アプリケ−ションの表示領域とし
て割り当て、動作させるウィンドウシステムが、実用化
されている。

【０００３】かかるウィンドウシステムでは、画像、図
形、文字等のすべてを、グラフィック表示するため、従
来のテキスト表示に比べ、表示するためのデ−タの量
が、著しく増加するため、表示速度の低下等の、表示性
能の悪化を招く。

【０００４】このため、グラフィックを使用した表示系
においては、描画処理の高速化等の要請に応えるため、
一般に、描画のための専用のハ−ドウエアを設け、情報
処理装置を制御するメインのＣＰＵとは独立に、高速な
描画処理を行う手法を採用している。

【０００５】従来技術としては、例えば特開平０１−１
０７２９５号公報に示すように、ＣＰＵからのリ−ド／
ライト動作を拡張して、表示用メモリ（以下「ＶＲＡ
Ｍ」と記す）との間でのデータ転送を行う方法や、特開
平０１−１４０１９６号公報に示すように、ＶＲＡＭの
アドレスを、アドレスレジスタおよびアドレスオフセッ
トレジスタを用いて発生させて、描画処理を行う方法等
がある。

【０００６】

【発明が解決しようとする課題】一般に、ＯＳは、情報
処理装置が備えている物理メモリ（主記憶）より大きな
メモリ空間を、アプリケ−ションプログラムで扱えるよ
うに、「仮想メモリ空間」と呼ばれる手法を用いてメモ
リアドレスを管理している。

【０００７】かかる仮想メモリ空間を用いて、ウィンド
ウシステムのような複数のアプリケ−ションを実行する
場合には、アプリケ−ションを切り替える（以下「タス
ク切り替え」と記す）ごとに、表示画面を切り替えるた
め、ＶＲＡＭ上の表示デ−タを、主記憶上の所定のアプ
リケ−ションの表示デ−タ領域へ退避させ、次に実行す
るアプリケ−ションに物理メモリを割り当てるため、物
理メモリの容量が小さい場合には、今まで実行していた
アプリケ−ションに割り当てていた物理メモリの内容を
補助記憶に退避し、次に実行するアプリケ−ションのデ
−タを補助記憶装置から主記憶に読みだし、さらに、表
示デ−タをＶＲＡＭ上に転送し表示画面を切り替える回
復処理を行わなければならなかった。

【０００８】この場合、前記退避および回復処理に長時
間を要すると、表示速度の低下を招き、表示性能が悪化
することとなる。

【０００９】また、主記憶から補助記憶へのデータの退
避処理の高速化手段として、退避すべきメモリの内容が
以前に補助記憶から読みだした内容と比較し、変更され
ているか否かを調べ、変更されたメモリ領域のみを退避
させ、退避するメモリ量を最小限にする手法等がある。

【００１０】例えば、ＯＳが、メモリ管理を行う場合
に、例えば４ＫＢ（１ＫＢ＝１０２４バイト）のメモリ
領域を一単位として判断し、該一単位の領域ごとに、書
き込みがあったことを記録する「ダ−ティビット」を設
ける方法がある。

【００１１】かかる方法では、ＣＰＵがタスク切り替え
時に、ダ−ティビットを調べるだけで、この領域への書
き込みの有無を調べ、メモリを退避する必要があるか否
かを、判断することができる。

【００１２】一方、前述したグラフィック表示系におい
ては、上記従来の技術のように、ＣＰＵによらず、ＶＲ
ＡＭアドレスを独自に発生させる手段（以下「アドレス
発生器」と記す）を用いているため、表示装置内部で、
ＶＲＡＭアドレスを生成し、ＶＲＡＭの内容の更新を行
うため、ＯＳでＶＲＡＭを管理することはできないこと
から、前記の方法は使用できず、ＶＲＡＭの内容が更新
されていないものは、本来、主記憶に退避する必要がな
いにもかかわらず、ＶＲＡＭの内容を全て、主記憶に退
避しなければならないため表示性能の悪化を招いてい
る。

【００１３】そこで、本発明では、ＶＲＡＭから主記憶
への退避処理を高速化するために、ＣＰＵの動作にかか
わらず、ＶＲＡＭの更新状況を保持する装置を設け、上
記課題を解決する手段を提供する。

【００１４】すなわち、本発明は、ＶＲＡＭに書き込み
があった場合には、その更新情報を保持し、ＣＰＵが、
容易にＶＲＡＭの更新情報を読みだすことができ、表示
性能の悪化をもたらさない表示装置を提供するものであ
る。

【００１５】

【課題を解決するための手段】上記課題を解決するた
め、以下の手段が考えられる。

【００１６】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示デ−タを
描画する描画手段と、描画された表示データを表示する
表示手段を有して構成される情報処理装置において、前
記描画手段を用いて主記憶上の表示デ−タを、前記ＶＲ
ＡＭ上の任意のアドレスに描画し、前記ＶＲＡＭの内容
が更新された時には、前記ＶＲＡＭの該当するアドレス
の内容が更新されたことを示す情報を保持する更新情報
保持手段を備えた手段である。

【００１７】また、少なくとも、ＣＰＵと、主記憶と、
ＶＲＡＭと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画
アドレスを生成し前記ＶＲＡＭに前記主記憶上の表示デ
−タを描画する描画手段と、描画された表示データを表
示する表示手段を有して構成される情報処理装置におい
て、前記描画手段を用いて、前記主記憶上の表示デ−タ
を、前記ＶＲＡＭ上の任意のアドレスに描画した時に
は、前記主記憶の表示デ−タの内容と、前記ＶＲＡＭの
内容とが一致しているか否かを示す情報を保持する更新
情報保持手段を備えた手段も考えられる。

【００１８】さらに、少なくとも、ＣＰＵと、主記憶
と、ＶＲＡＭと、前記ＣＰＵとは独自に前記ＶＲＡＭの
描画アドレスを生成し前記ＶＲＡＭに前記主記憶上の表
示デ−タを描画する描画手段と、描画された表示データ
を表示する表示手段を有して構成される情報処理装置に
おいて、前記描画手段を用いて前記ＶＲＡＭに対し、書
き込みがあった場合に、書き込みがあったこと示す情報
を保持する更新情報保持手段を備えた手段でも良い。

【００１９】さらに、少なくとも、ＣＰＵと、主記憶
と、ＶＲＡＭと、前記ＣＰＵとは独自に前記ＶＲＡＭの
描画アドレスを生成し前記ＶＲＡＭに前記主記憶上の表
示デ−タを描画する描画手段を有して構成される情報処
理装置において、前記描画手段を用いて主記憶上の表示
デ−タを、前記ＶＲＡＭ上の任意のアドレスに描画し、
前記ＶＲＡＭの内容が更新された時には、前記ＶＲＡＭ
の該当するアドレスの内容が更新されたことを示す情報
を保持する更新情報保持手段を備えた手段でもよい。

【００２０】また、前記更新情報保持手段は、ＶＲＡＭ
を複数の領域に分割し、分割された各領域ごとに設けら
れている構成も考えられる。

【００２１】加えて、前記更新情報保持手段は、初期化
できる手段であることが望ましい。

【００２２】また、少なくとも、ＣＰＵと、主記憶と、
ＶＲＡＭと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画
アドレスを生成し前記ＶＲＡＭに前記主記憶上の表示デ
ータを描画する描画装置と、描画された表示データを表
示する表示装置を有して構成される情報処理装置におい
て、さらに、前記表示装置は、表示画面を構成するとと
もに表示画面における各画素の表示内容を保持する複数
の画素部からなる表示内容格納部を備え、前記描画手段
を用いて、前記主記憶上の表示デ−タを、前記ＶＲＡＭ
上の任意のアドレスに描画した時には、前記ＶＲＡＭの
内容と、前記表示内容格納部の内容とが一致しているか
否かを示す情報を保持する更新情報保持手段を備えた情
報処理装置も考えられる。この場合、前記更新情報保持
手段は、表示画面が存在する領域である論理空間を複数
の領域に分割し、分割された各領域ごとに設けることが
好ましい。

【００２３】

【作用】本発明の構成例としては、例えば、ＣＰＵと、
主記憶と、ＶＲＡＭと、前記ＣＰＵとは独自に前記ＶＲ
ＡＭの描画アドレスを生成し前記ＶＲＡＭに前記主記憶
上の表示デ−タを描画する描画手段とを有して構成され
るグラッフィク表示装置と、ＶＲＡＭの該当するアドレ
スの内容が更新されたことを示す情報を保持する情報保
持手段とからなる構成が考えられ、該情報保持手段は、
例えばバッファレジスタ等の電子デバイスにより実現で
きる。

【００２４】以下、上記構成例に基づき、作用について
説明する。

【００２５】まず、情報保持手段を初期化し、ＶＲＡＭ
から主記憶へデータの転写を行なっておく。なお、情報
保持手段の初期化は、ハードウエアによるクリア処理、
プログラムにて行なうソフトウエア処理等が、考えられ
る。

【００２６】次に、実際に、マルチウインド処理等のた
め、ＶＲＡＭから主記憶へデータを退避する場合を考え
る。

【００２７】この際、対応するアドレスにおける、主記
憶の内容と、ＶＲＡＭ内容が一致していない場合には、
例えば情報保持手段を構成するバッファレジスタにデー
タが更新されたことを示す「フラグ」を立てる。

【００２８】ここで「フラグ」を立てるには、例えばバ
ッファレジスタにデジタル信号である「１」を書き込め
ば良い。

【００２９】かかる処理により、ＶＲＡＭ更新時には、
更新されたＶＲＡＭ領域に対応するバッファレジスタ
に、更新されたことを示す情報が書き込まれることにな
る。

【００３０】したがって、ＶＲＡＭ領域から主記憶領域
へデータを退避させるのは、かかるバッファレジスタに
「フラグ」が立ち、データが更新された領域のみでよ
く、ＶＲＡＭ領域上の全データを、主記憶に退避する必
要がないことになる。これにより表示速度の大幅な低減
を図ることが可能となり、表示性能の低下を防止するこ
とができる。なお、具体的には、ＶＲＡＭを複数の領域
に分割し、分割された各領域ごとに、前記情報保持手段
を設ける構成が、好ましい。

【００３１】また、前記情報保持手段は、主記憶の表示
デ−タの内容と、ＶＲＡＭの内容とが一致しているか否
かを示す情報を保持する手段、あるいは、描画手段から
ＶＲＡＭに対し、書き込みがあった場合に、書き込みが
あったこと示す情報を保持する手段である構成でも同様
な作用となる。

【００３２】このように、かかるバッファレジスタの内
容を読み出すだけで、容易にＣＰＵからＶＲＡＭの更新
の状況を把握することが可能となり、マルチウインド処
理等を高速に行なうことができることになる。

【００３３】

【実施例】本発明の一実施例を図４を参照して説明す
る。本実施例は、ＣＰＵ１０、主記憶装置１１、表示制
御部１２、アドレス・アクセスサイクル発生部１３、デ
−タ処理部１４、ＶＲＡＭ制御部１５、ＶＲＡＭ１６、
表示器１７、表示器インタフェ−ス１８、ＶＲＡＭ更新
状況保持部１９、およびシステムバス２５を有して構成
される。

【００３４】ＣＰＵ１０は、本装置の構成要素である主
記憶装置１１、アドレス・アクセスサイクル発生部１３
等を制御する手段であり、例えば半導体マイクロプロセ
ッサ等により構成される。

【００３５】主記憶装置１１は、装置全体を動作させる
プログラム、ＶＲＡＭ１６領域上に格納されている表示
データ等を記憶する手段である、例えば磁気記憶媒体等
から構成されるハードディスク装置等が用いられる。

【００３６】表示制御部１２は、表示アドレスの生成お
よび表示タイミングの制御等を行う手段であり、例え
ば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバイス
にて構成される。

【００３７】アドレスアクセスサイクル発生部１３は、
上位のアクセス要求源（例えばＣＰＵ１０）からのアク
セス要求を、複数回のアクセスに拡張し、ＣＰＵ１０に
よらず、ＶＲＡＭアドレス２６を発生させる手段であ
り、例えば、各種ＴＴＬ、トランジスタ、抵抗等の電子
デバイスにて構成される。

【００３８】デ−タ処理部１４は、ＶＲＡＭ１６に直接
描画するデ−タを加工および操作する手段であり、例え
ば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバイス
にて構成される。

【００３９】ＶＲＡＭ制御部１５は、アドレス・アクセ
スサイクル発生部１３の出力信号等に基づいて、ＶＲＡ
Ｍ１６を制御する手段であり、例えば、各種ＴＴＬ、ト
ランジスタ、抵抗等の電子デバイスにて構成される。

【００４０】ＶＲＡＭ１６は、情報処理装置内に設けら
れた描画手段により作成された表示データを記憶してお
く手段であり、例えばＲＡＭ等の半導体デバイスにより
構成される。

【００４１】表示器１７は、表示手段であり、例えばＣ
ＲＴ、フラットディスプレイ、液晶ディスプレイ、ＥＬ
ディスプレイ等で構成される。表示器インタフェ−ス１
８は、ＶＲＡＭ１６に格納されているデータを、表示器
１７に出力する手段であり、色変換を行うパレットメモ
リ、デジタルアナログコンバ−タ（ＤＡＣ）等にて構成
される。ＶＲＡＭ更新状況保持部１９は、ＶＲＡＭ１６
の領域の一部に、データの書替え、すなわち、更新が発
生した場合に、該データ更新の発生情報を保持する手段
であり、例えば、バッファレジスタ等の電子デバイスに
て構成される。

【００４２】本実施例では、まず、ＣＰＵ１０によらず
ＶＲＡＭアドレスを発生するアドレス・アクセスサイク
ル発生部１３によりＶＲＡＭアドレス２６を発生する。
さらに、ＶＲＡＭ制御部１５は、ＶＲＡＭ書き込み信号
２１をアクティブにして、データ処理部１４で生成した
データをＶＲＡＭ１６のＶＲＡＭアドレス２６に書き込
む。

【００４３】このとき、書き込みがあったことを、ＶＲ
ＡＭ更新状況保持部１９内の書き込みアドレスに対応す
る上位ｎビット２０で選択されたバッファに、ＶＲＡＭ
書き込み信号２１を利用して記憶する。

【００４４】図１に、本発明の主要部であるＶＲＡＭ更
新状況保持部１９を構成する、単位ＶＲＡＭ更新状況保
持部４の一実施例を示す。単位ＶＲＡＭ更新状況保持部
４は、アドレスデコ−ダ１および情報保持部５を有して
構成される。さらに、情報保持部５は、ＡＮＤゲート
２、バッファレジスタ３および、これらを接続する信号
線を有して構成される。アドレスデコ−ダ１は、前記ア
ドレス・アクセスサイクル発生部１３で生成された、書
き込みアドレスに対応する上位ｎビット２０の信号をデ
コ−ドする手段であり、例えば、各種ＴＴＬ、トランジ
スタ等の電子デバイスにて構成される。

【００４５】ＡＮＤゲート２は、論理積を演算する手段
であり、例えばＴＴＬにて構成される。バッファレジス
タ３は、ＡＮＤゲート２の出力信号であるデジタル信号
を格納しておく手段であり、例えばＲＡＭ、レジスタ等
の電子デバイスにて構成されるまた、バッファレジスタ
３は、最低１ビットのデータを記憶する領域を有してい
れば良い。

【００４６】具体的には、ＶＲＡＭ１６を「２のｎ乗」
の領域に分割して、この領域ごとに１ビットのバッファ
レジスタ３を設け更新状況を記録するために、単位ＶＲ
ＡＭ更新状況保持部４を「２のｎ乗」個使用してＶＲＡ
Ｍ更新状況保持部１９を構成する。

【００４７】ここで、単位ＶＲＡＭ更新状況保持部４の
機能について若干説明する。

【００４８】単位ＶＲＡＭ更新状況保持部４が設けられ
たＶＲＡＭ領域に、新たなデータの書き込みが発生した
場合、まず、書き込まれた領域の更新状況を監視する単
位ＶＲＡＭ更新状況保持部４を指定するため、アドレス
の上位ｎビットの信号２０をアドレスデコーダ１に入力
する。

【００４９】次に、情報保持部５に設けられているバッ
ファレジスタ３を選択するアドレスデコ−ダの出力信号
２３と、単位ＶＲＡＭ更新状況保持部４が設けられたＶ
ＲＡＭ領域への書き込み信号２１をアクティブにし、Ａ
ＮＤゲート２の出力信号２４を「１」にし、例えば１ビ
ットのバッファレジスタ３に「１」が入力されることに
なる。これにより、書き込みが発生したことが、バッフ
ァレジスタ３に記録されることになる。

【００５０】タスク切り替え時に、クリア信号２２をア
クティブにしてバッファレジスタ３を初期化することに
より、このバッファレジッスタ３が、主記憶１１の内容
と主記憶１１から転送されたＶＲＡＭ１６の内容が一致
しているか、あるいは、ＶＲＡＭ１６上でデータの書き
替えが行われ、主記憶１１の内容とＶＲＡＭ１６の内容
が一致しなくなったことを示すことができる。

【００５１】仮に、ＶＲＡＭ１６を２５６ＫＢとし、４
ＫＢごとに単位ＶＲＡＭ更新状況保持部４を用いた場合
の、上記動作例を図７を用いて説明する。

【００５２】２５６ＫＢのＶＲＡＭ１６のアドレスを表
すためにアドレスは１８ビット（２の１８乗＝２６２１
４４ＫＢ）必要である。

【００５３】アドレスの上位６ビット（２の６乗＝６
４）で、一つの単位ＶＲＡＭ更新状況保持部４が監視す
る領域を指定できることとなり、ＶＲＡＭ１６を４ＫＢ
ごと６４の領域（４ＫＢ×６４＝２５６ＫＢ）に分割
し、この領域ごとに単位ＶＲＡＭ更新状況保持部４を設
けるものとする。

【００５４】ここで仮に、ＶＲＡＭ１６の００ＦＦＦ
（ｈ）（ｈは１６進数を表す）番地に書き込みがあった
とすると、ＶＲＡＭアドレス２６の上位６ビット「０
０」をデコードすることにより、第１更新状況保持部２
７を選択する。

【００５５】次に、ＶＲＡＭ書き込み信号２１を第１更
新状況保持部２７内の１ビットのバッファレジスタ３に
「１」を入力する。すなわち、上位６ビットが００であ
るＶＲＡＭ１６の領域に書き込みがあったことを、第１
更新状況保持部２７のバッファレジスタ３に記録するこ
とになる。タスク切り替え時にクリア信号２２をアクテ
ィブにし、バッファレジスタ３を初期化すれば、タスク
切り替え時以降に、ＶＲＡＭ１６上で書き替えが行われ
たか否かを６４個に分割された領域ごとに記録できるこ
とになる。かかる処理は、第１更新状況保持部２７から
第６４更新状況保持部２８までに対し行なわれる。かか
る単位ＶＲＡＭ更新状況保持部４を使用した、ＶＲＡＭ
更新状況保持部１９の第一の実施例を図２に示す。本実
施例は、２のｎ乗個の更新状況保持部、ＣＰＵ１０、デ
ータバスおよび、これらを接続する信号線を有して構成
される。本実施例では、単位ＶＲＡＭ更新状況保持部４
を、第１から第２のｎ乗個までの更新状況保持部に応用
し、ＶＲＡＭ更新状況保持部１９を構成したものであ
る。ある更新状況保持部が更新状況を監視するＶＲＡ
Ｍ領域に、新たなデータの書き込みが発生した場合、該
更新状況保持部内の情報保持部に設けられているバッフ
ァレジスタ３を選択するため、まずアドレスの上位ｎビ
ットの信号２０を入力する。更新状況保持部が更新状況
を監視するＶＲＡＭ領域への書き込み信号２１をアクテ
ィブにし、例えば１ビットのバッファレジスタ３に
「１」を入力し、これにより書き込みが発生したこと
が、更新状況保持部に記録されることになる。また、２
のｎ乗個の更新状況保持部は、クリア信号２２をアクテ
ィブにすることで初期化されることになる。次に、上記
単位ＶＲＡＭ更新状況保持部４を使用した、ＶＲＡＭ更
新状況保持部１９の第二の実施例を図３に示す。本実施
例は、アドレスデコ−ダ１、ＶＲＡＭ更新状況保持部１
９、ＣＰＵ１０および、これらを接続する信号線を有し
て構成される。本実施例では、ＶＲＡＭ領域を、２のｎ
乗の領域に分割し、分割された各々の領域に対して情報
保持部５を設けた構成となっている。本実施例では、ア
ドレスでコーダ１は、書き込み領域のアドレスに対応す
る、上位ｎビット２０をデコードし、２のｎ乗個設けら
れている情報保持部５の１つを選択する。次に、ＶＲＡ
Ｍ書き込み信号２１が、アクティブになると、選択され
た情報保持部５に書き込みが発生したことを記憶する。
また、情報保持部５は、クリア信号２２をアクティブに
することで初期化することが可能である。

【００５６】以下、さらに本実施例について詳述する。
ＶＲＡＭ更新状況保持部１９は、２のｎ乗個の情報保持
部５を有して構成され、情報保持部５は、例えば上述し
た単位ＶＲＡＭ更新状況保持部４を用いて実現されるた
め、実際に、図１にて示した単位ＶＲＡＭ更新状況保持
部４を用いて構成している場合について説明する。ま
ず、バッファレジスタ３の内容の読みだし方法として
は、バッファレジスタ３に、予めアドレスを割り当てて
おき、ＣＰＵ１０にてアドレスを指定し、バッファレジ
スタ３の内容で読みだす方法がある。

【００５７】また、かかる割り当て方法の一例を図８を
参照して説明する。

【００５８】バッファレジスタ３の各々に、アドレスを
割り当てる方法、あるいは、バッファレジスタ３をシス
テムバスの幅に適合させ、例えば、８または１６個ご
と、まとめてアドレスを割り当てる方法等が考えられ
る。

【００５９】後者の方法を使用した場合には、同時に、
複数個のバッファレジスタ３の内容を読みだすことが可
能なり、読みだしの速度の高速化が図れるという利点を
有する。次に、他のアドレス割り当て方法について、図
９を参照して説明する。仮に、ＶＲＡＭ１６を２５６Ｋ
Ｂとし、４ＫＢごとに情報保持部５を設け、６４個の情
報保持部５を、８×８のマトリクス状に配置し、同一列
上の８個の情報保持部５内のバッファレジスタ３に、同
一のアドレスを割り当てた場合の全体構成例を示す。

【００６０】アドレスデコーダ１は、ＶＲＡＭアドレス
２６の上位３ビットをデコードする手段と、次の３ビッ
トをデコードする手段により構成される。

【００６１】ここでデコード手段は、例えば、各種ＴＴ
Ｌ、トランジスタ、抵抗等の電子デバイスにて構成され
る。

【００６２】ＶＲＡＭアドレス２６の上位３ビットは、
マトリクス状に分割されたＶＲＡＭ領域の行方向の一単
位を指定し、次の３ビットが、列方向の一単位を指定す
るよう構成したものである。

【００６３】黒くハッチされている領域は、ＶＲＡＭア
ドレス２６の、上位３ビット「０００」、および、下位
３ビット「０００」にて指定されたものである。ＶＲＡ
Ｍアドレスを、このように構成することで、さらに所定
処理時のアドレスアクセスの高速化を図ることが可能と
なる。図５、図６に、本発明を用いて、アプリケ−ショ
ン１からアプリケ−ション２ヘのソフトウエアでのタス
ク切り替え処理を行なう際の処理例をフロ−チャ−トみ
て示す。アプリ−ケ−ション１の退避処理（図６ステッ
プ３０）では、Ｉ／Ｏの状態の退避（ステップ３３）、
ＶＲＡＭの内容の退避（ステップ３４）、主記憶の内容
の退避（ステップ３５）を行う。

【００６４】なお、主記憶の内容の退避は、例えば磁気
ディスク、光ディスク等で構成されている補助記憶装置
に退避される。また、このような補助記憶装置が用意さ
れているものとする。

【００６５】さて、本発明を用いたＶＲＡＭの退避処理
（ステップ３４）について、図５を用いて説明する。

【００６６】まず、バッファレジスタ３の内容を読みだ
し（ステップ３６）、バッファレジスタ３に格納されて
いる情報から、書き替えが行なわれたか否かを判断し
（ステップ３７）、書き替えが行なわれていれば、書き
替えが行なわれた領域に対応する、ＶＲＡＭ領域の内容
を退避させる（ステップ３８）。

【００６７】書き替えが行なわれていなければ、次のバ
ッファレジスタ３の内容を順次読みこむ。

【００６８】かかる処理を繰り返し、全てのバッファレ
ジスタ３の内容を読みだすことによりＶＲＡＭの退避処
理が完了する（ステップ３９）。

【００６９】次に、主記憶の内容を、例えば補助記憶装
置に退避させ（図６ステップ３５）る。もちろん、主記
憶の容量が、非常に大きい場合等には、主記憶の内容の
退避は、不要となり、該ステップにおける処理を行なわ
なくても良い。

【００７０】次に、アプリケ−ション２を回復させ（図
６ステップ３１）、バッファレジスタ３をクリアする
（図６ステップ３２）ことにより、タスク切り替え処理
が完了する。

【００７１】このような一連の処理により、本発明の目
的が、達成されることとなる。

【００７２】なお、本発明における説明においては、主
に表示器を用いた装置構成を考えたが（例えば、図
４）、本発明を用いた部分を、例えばワークステーショ
ン本（表示器以外の部分）に設け、必ずしも表示器を備
えなくと、本発明は成立する。

【００７３】上記実施例においては、ＶＲＡＭを複数の
領域に分割し、各領域ごとに更新状況保持手段を備えた
構成について説明してきた。しかし、ＶＲＡＭ領域にお
ける位置と実際の表示画面上の位置は、一般には規則性
をもった対応関係がついていない。したがって、ソフト
ウエア作成者等にとってみれば、実際に画面に表示され
る画面を考慮して画面が分割されるわけでないため、表
示データの更新がどのように行われているか感覚的に把
握しにくい場合がある。

【００７４】そこで、次に、実際の画面イメージを複数
の領域に分割し、各領域ごとに情報保持部５を設けた実
施例について説明する。

【００７５】まず、一例として、横２０４８ドット×縦
１０２４ドットを有する画面５１での座標（かかる画面
上での位置を定める座標系を「論理座標」と称する）
と、ＶＲＡＭアドレスとの対応関係を図１０に示す。

【００７６】画面左上の点の座標を(０，０）、右下の
点の座標を（２０４８，１０２４)とし、点（０，０）
を、ＶＲＡＭアドレス「０００００」（ｈ）（ｈは、１
６進数を示す）の最上位ビット、点(１５，０）を「０
００００」（ｈ）の最下位ビット、点(１６，０）を
「００００１」（ｈ）の最上位ビットとして、順次定め
ている。

【００７７】ＶＲＡＭアドレスは、(２０４７，０)で折
り返し、(０，１)は、「００８００」（ｈ）となる。

【００７８】この論理座標空間を、横２５６ドット×縦
２５６ドットの各領域に分割した場合の、各領域ごとに
対応するＶＲＡＭアドレスを図１１に示す。

【００７９】図中の記号「×」（乗算記号ではない）
は、０からＦまでの任意の１６進数である。

【００８０】例えば、４つの座標である(０，０）、(２
５５，０)、(２５５，２５５)、（０，２５５)で囲まれ
る領域は、ＶＲＡＭアドレス「０×０××」（ｈ）、ま
たは、「０×８××」（ｈ）となる。

【００８１】このため、「横２５６ドット×縦２５６ド
ット」の領域に分割する場合には、ＶＲＡＭアドレスを
特定する信号線であるA17，A16，A10，A9，A8をデコー
ドすればよい。

【００８２】従って、図１２に示すようにA17，A16をデ
コードする機能を有するアドレスデコーダ３３と、A1
0，A9，A8をデコードする機能を有するアドレスデコー
ダ３２と、３２個の情報保持部５を具備した構成によっ
て、画面イメージに対応した８×４（＝３２）個のＶＲ
ＡＭ更新状況保持部１９を実現することができる。

【００８３】図１３は、バッファレジスタを設けずに、
ＶＲＡＭ１６内に更新状況保持領域５３を設け、更新状
況の保持をＶＲＡＭ１６で行う実施例である。すなわち
ＶＲＡＭ領域の一部である空き領域に、更新状況保持領
域５３を設けた構成である。ＶＲＡＭの領域が非常に広
い場合、このような構成にすることが望ましい。

【００８４】ＶＲＡＭ１６の表示領域５４に、新たな書
き込み処理が発生した場合、ＶＲＡＭ制御部１５は、表
示領域５４への描画と同時に、更新状況保持領域５３に
書き込みが発生した旨のデータを記録する。

【００８５】また、タスク切り替え時には、信号線６１
で、更新状況保持領域５３を初期化する。その後、主記
憶からＶＲＡＭ領域への書き込みが発生した場合には、
この更新状況保持領域５３が、主記憶１１の内容とＶＲ
ＡＭ１６の内容が一致しているか否かを示すことにな
る。

【００８６】さらに、ＶＲＡＭの分割単位ごとに、例え
ば２ビットの記憶領域を設け、１ビットを、アドレスア
クセスサイクル発生部１３で発生したアクセスを記録す
るために、他の１ビットを、ＣＰＵ１０で発生したアク
セスを記録するために使用することも可能である。

【００８７】図１４に、強誘電性ディスプレイ５８を使
用した表示描画装置の構成例を示す。強誘電性ディス
プレイ５８は、「透明」、「遮光」の２モードで安定し
た動作する機能を有し（各モードは、当該モードを変更
する指示がこない限り、そのモードを維持する機能を有
する）、通常のＬＣＤ、ＣＲＴのように常に表示をする
必要はない。例えば「透明」を白画素、「遮光」を黒画
素と考えれば、前記強誘電性ディスプレイ５８を使用し
て白黒画像の表示が可能となる。

【００８８】このため、通常、描画のためのデータをＶ
ＲＡＭ１６に格納せしめ、実際には、ある程度の時間が
経過した後、表示制御部１２が、表示器インターフェー
スを介して、まとめてＶＲＡＭ１６の内容を表示するこ
とが可能である。

【００８９】この場合、かかる表示を行うたびに、ＶＲ
ＡＭ更新状況保持部１９を信号線６１を介しクリア信号
にてクリアすれば、新たに書き込みがあった旨の情報を
ＶＲＡＭ更新状況保持部１９に記録できる。

【００９０】表示制御部１２は、ＶＲＡＭ更新状況保持
部１９の内容を読みだして、書き込みが生じた部分のみ
を把握し、新たに表示する必要があるＶＲＡＭ領域の内
容のみを表示することにより、表示速度等の向上が図れ
る。

【００９１】図１５は、ＶＲＡＭ更新状況保持部１９
を、レジューム機能を有する情報処理装置に設けた実施
例である。

【００９２】描画制御部５９は、アドレスおよびアクセ
スサイクルの発生、データ処理等を行う手段であり、例
えば各種ＣＭＯＳ、抵抗等の電子デバイスにて実現でき
る。

【００９３】ここで、レジューム機能とは、電源オフ時
に中断したプログラム実行状態を、次に電源をオンした
したときに復元して再開する機能である。

【００９４】これを実現するためには、電力供給を遮断
する前に、ＶＲＡＭ１６の内容、Ｉ／Ｏレジスタ内の情
報、ＣＰＵ１０に関する情報、主記憶１１内の情報をす
べて、バックアップ・メモリ６２に退避させる必要があ
る。

【００９５】この時、ＶＲＡＭ内容の退避処理時に、Ｖ
ＲＡＭ更新状況保持部１９に記録されている情報を読み
だし、主記憶１１の内容と一致するＶＲＡＭ領域は、主
記憶の内容のみをバックアップ・メモリ６２に退避させ
ることができる。

【００９６】この結果、ＶＲＡＭ内容の退避処理の高速
化が図れ、電力供給を遮断するまでの時間の短縮が可能
となる。

【００９７】

【発明の効果】本発明によれば、ＶＲＡＭの内容の主記
憶への転送が、頻繁に行われるウィンドウシステム等に
おいては、ＶＲＡＭ内の書き替えが行われた領域の内容
のみを、主記憶に転送すればよいため、転送回数が減少
し、画像処理の高速化が図れる。これにより、より実
用的なウィンドウシステム等を構築することが可能とな
り、使用者に快い操作環境を提供することができる。

【図面の簡単な説明】

【図１】単位ＶＲＡＭ更新状況保持部の実施例の説明図
である。

【図２】ＶＲＡＭ更新状況保持部の実施例の説明図であ
る。

【図３】ＶＲＡＭ更新状況保持部の実施例の説明図であ
る。

【図４】本発明にかかる装置の全体構成図の説明図であ
る。

【図５】ＶＲＡＭの退避処理を表すフロ−チャ−トであ
る。

【図６】タスク切り替え処理を表すフロ−チャ−トであ
る。

【図７】ＶＲＡＭ更新状況保持部の実施例の説明図であ
る。

【図８】バッファレジスタの構成例の説明図である。

【図９】ＶＲＡＭ更新状況保持部の実施例の説明図であ
る。

【図１０】論理座標とＶＲＡＭアドレスの対応を表す図
である。

【図１１】各領域ごとのＶＲＡＭアドレスを表す図であ
る。

【図１２】ＶＲＡＭ更新状況保持部の実施例の説明図で
ある。

【図１３】ＶＲＡＭ更新状況保持部の実施例の説明図で
ある。

【図１４】本発明にかかる表示描画装置の実施例の説明
図である。

【図１５】本発明にかかる表示描画装置の実施例の説明
図である。

【符号の説明】

１…アドレスデコ−ダ、２…ＡＮＤゲート、３…バッフ
ァレジスタ、４…単位ＶＲＡＭ更新状況保持部、５…情
報保持部、１０…ＣＰＵ、１１…主記憶、１２…表示制
御部、１３…アドレス・アクセスサイクル発生部、１４
…デ−タ処理部、１５…メモリ制御部、１６…ＶＲＡ
Ｍ、１７…表示器、１８…表示器インタ−フェ−ス、１
９…ＶＲＡＭ更新状況保持部、２０…アドレスの上位ｎ
ビットの信号、２１…ＶＲＡＭ書き込み信号、２２…ク
リア信号、２３…アドレスデコ−ドからの出力信号、２
４…ＡＮＤ手段の出力信号、２５…システムバス、２６
…ＶＲＡＭアドレス、２７…第１更新状況保持、２８…
第６４更新状況保持部、３２…A10 A9 A8をデコードす
るアドレスデコーダ、３３…A17 A16デコードするアド
レスデコーダ、５１…横2048ドット×縦1024ドットの画
面、５２…256ドット×256ドットの領域、５３…更新状
況保持領域、５４…表示領域、５８…強誘電性ディスプ
レイ、５９…描画制御部、６１…信号線、６２…バック
アップメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐野真神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者岡山祐孝神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者平田直神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者東馬貴志神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示デ−タを
描画する描画手段と、描画された表示データを表示する
表示手段を有して構成される情報処理装置において、前記描画手段を用いて、主記憶上の表示デ−タを、前記
ＶＲＡＭ上の任意のアドレスに描画し、前記ＶＲＡＭの
内容が更新された時には、前記ＶＲＡＭの該当するアド
レスの内容が更新されたことを示す情報を保持する更新
情報保持手段を備えたことを特徴とする情報処理装置。
【請求項２】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示デ−タを
描画する描画手段と、描画された表示データを表示する
表示手段を有して構成される情報処理装置において、前記描画手段を用いて、前記主記憶上の表示デ−タを、
前記ＶＲＡＭ上の任意のアドレスに描画した時には、前
記主記憶の表示デ−タの内容と、前記ＶＲＡＭの内容と
が一致しているか否かを示す情報を保持する更新情報保
持手段を備えたことを特徴とする情報処理装置。
【請求項３】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示デ−タを
描画する描画手段と、描画された表示データを表示する
表示手段を有して構成される情報処理装置において、前記描画手段を用いて前記ＶＲＡＭに対し、書き込みが
あった場合に、書き込みがあったこと示す情報を保持す
る更新情報保持手段を備えたことを特徴とする情報処理
装置。
【請求項４】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示デ−タを
描画する描画手段を有して構成される情報処理装置にお
いて、前記描画手段を用いて主記憶上の表示デ−タを、前記Ｖ
ＲＡＭ上の任意のアドレスに描画し、前記ＶＲＡＭの内
容が更新された時には、前記ＶＲＡＭの該当するアドレ
スの内容が更新されたことを示す情報を保持する更新情
報保持手段を備えたことを特徴とする情報処理装置。
【請求項５】請求項１、２、３、４において、前記更新
情報保持手段は、ＶＲＡＭを複数の領域に分割し、分割
された各領域ごとに設けられていることを特徴とする表
示装置。
【請求項６】請求項１、２、３、４において、前記更新
情報保持手段は、初期化できることを特徴とする表示装
置。
【請求項７】少なくとも、ＣＰＵと、主記憶と、ＶＲＡ
Ｍと、前記ＣＰＵとは独自に前記ＶＲＡＭの描画アドレ
スを生成し前記ＶＲＡＭに前記主記憶上の表示データを
描画する描画装置と、描画された表示データを表示する
表示装置を有して構成される情報処理装置において、さらに、前記表示装置は、表示画面を構成するとともに
表示画面における各画素の表示内容を保持する複数の画
素部からなる表示内容格納部を備え、前記描画手段を用いて、前記主記憶上の表示デ−タを、
前記ＶＲＡＭ上の任意のアドレスに描画した時には、前
記ＶＲＡＭの内容と、前記表示内容格納部の内容とが一
致しているか否かを示す情報を保持する更新情報保持手
段を備えたことを特徴とする情報処理装置。
【請求項８】請求項７において、前記更新情報保持手段
は、表示画面が存在する領域である論理空間を複数の領
域に分割し、分割された各領域ごとに設けられることを
特徴とする情報処理装置。