JPH06275088A

JPH06275088A - 不揮発性メモリ

Info

Publication number: JPH06275088A
Application number: JP6073593A
Authority: JP
Inventors: Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】メモリ・セル・トランジスタとして書換え可能
な不揮発性メモリ・セル・トランジスタを配列させてな
る不揮発性メモリ、例えば、一括消去型不揮発性メモリ
に関し、信頼性の高い消去回数値を得ることができるよ
うにし、その利便性を高める。【構成】メモリセルアレイ部６の消去が行われるごと
に、カウント値記憶回路２５₀の１ビット記憶回路Ｃ₀〜
Ｃ₁₅の一括消去型不揮発性メモリ・セル・トランジスタ
に、「１」を記憶する一括消去型不揮発性メモリ・セル
・トランジスタがなくなるまで、順に「０」を書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ・セル・トラン
ジスタの消去をブロックないしチップ単位で行うことが
できる一括消去型不揮発性メモリ（一括消去型ＥＥＰＲ
ＯＭ）等のように、メモリ・セル・トランジスタとして
書換え可能な不揮発性メモリ・セル・トランジスタを配
列させてなる不揮発性メモリに関する。

【０００２】この種の不揮発性メモリにおいては、消去
保証回数は、商品の品質を示す重要な指標であり、通
常、カタログには消去保証回数が記載されるが、チップ
に消去回数記憶回路を内蔵し、現在の消去回数状態を知
ることができるようにすれば、ユーザにとって、きわめ
て便利である。

【０００３】

【従来の技術】従来、図１６に示すようなフリップフロ
ップ回路を各桁部分の主要部分として構成される２ⁿ進
カウンタを、消去回数記憶回路として、一括消去型不揮
発性メモリに内蔵させることが提案されている。

【０００４】図中、１Ａ、１Ｂは駆動トランジスタをな
す一括消去型不揮発性メモリ・セル・トランジスタ、１
Ｃ、１Ｄは一括消去型不揮発性メモリ・セル・トランジ
スタ１Ａ、１Ｂの負荷をなす抵抗、ＶＣＣは電源電圧で
ある。

【０００５】ここに、一括消去型不揮発性メモリ・セル
・トランジスタ１Ａ、１Ｂは、例えば、図１７にその概
略的断面図を示すように構成される。図中、２ＡはＮ型
シリコン基板、２ＢはＰウエル、２ＣはＮ型拡散層から
なるドレイン、２ＤはＮ型拡散層からなるソース、２Ｅ
はコントロールゲート、２Ｆはフローティングゲート、
２Ｇは絶縁層である。

【０００６】

【発明が解決しようとする課題】ここに、消去保証回数
を、例えば、１万回とすると、２⁰桁部分のフリップフ
ロップ回路を構成する一括消去型不揮発性メモリ・セル
・トランジスタ１は、例えば、「１」（消去）→「０」
（書込み）→「１」→「０」→・・・のように、消去
と、書込みとを１万回にわたり繰り返される。

【０００７】これに対して、一括消去型不揮発性メモリ
・セル・トランジスタ２は、例えば、「０」→「１」→
「０」→「１」→・・・のように、書込みと、消去とを
１万回にわたり繰り返されることになる。

【０００８】即ち、一括消去型不揮発性メモリ・セル・
トランジスタ１Ａ、１Ｂの消去回数と書込み回数との合
計値は、消去保証回数と同一となり、このため、これら
一括消去型不揮発性メモリ・セル・トランジスタ１Ａ、
１Ｂに故障が生じる確率は高くなる。

【０００９】ここに、２ⁿ進カウンタにおいては、２ⁱ桁
部分に故障が発生し、この２ⁱ桁部分でのカウントが不
可能になると、２ⁱ⁺¹桁以上の部分においても、カウン
トが不可能となってしまう。

【００１０】そこで、図１６に示すようなフリップフロ
ップ回路を各桁部分の主要部分として構成される２ⁿ進
カウンタを消去回数記憶回路として内蔵してなる一括消
去型不揮発性メモリにおいては、信頼性の高い消去回数
値を知ることができない場合があるという問題点があっ
た。

【００１１】本発明は、かかる点に鑑み、信頼性の高い
消去回数値を得ることができるようにし、その利便性を
高めた不揮発性メモリを提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明による不揮発性メ
モリは、消去回数記録用の複数の書換え可能な不揮発性
メモリ・セル・トランジスタを有し、メモリセルアレイ
部の消去が行われるごとに、その事実を、消去回数記録
用の複数の書換え可能な不揮発性メモリ・セル・トラン
ジスタに未記録の不揮発性メモリ・セル・トランジスタ
がなくなるまで、消去回数記録用の複数の書換え可能な
不揮発性メモリ・セル・トランジスタに１個ずつ記録さ
せることによりメモリセルアレイ部の消去回数をカウン
トするカウント回路を含んで構成するというものであ
る。

【００１３】

【作用】本発明では、消去回数記録用の複数の書換え可
能な不揮発性メモリ・セル・トランジスタのそれぞれ
は、メモリセルアレイ部の消去ごとに、消去と、書込み
が繰り返されることはない。

【００１４】例えば、メモリセルアレイ部の消去保証回
数と同数の消去回数記録用の書換え可能な不揮発性メモ
リ・セル・トランジスタを設ける場合には、メモリセル
アレイ部において、消去保証回数と同数の消去が行われ
たとしても、消去回数記録用の書換え可能な不揮発性メ
モリ・セル・トランジスタは、１回の書込み、又は、消
去しか行われない。

【００１５】また、前述のカウント回路は、書換え可能
な不揮発性メモリ・セル・トランジスタを消去回数記録
用素子とする上位桁部分を有するカウント回路の最下位
桁部分とし、消去回数記録用の複数の書換え可能な不揮
発性メモリ・セル・トランジスタに未記録の不揮発性メ
モリ・セル・トランジスタがなくなると、未記録状態に
クリアし、メモリセルアレイ部の消去事実の記録を続行
できるように構成することもできる。

【００１６】この場合、最も、頻繁に書込み、消去が行
われる最下位桁部分の消去回数記録用の書換え可能な不
揮発性メモリ・セル・トランジスタの数を、例えば、３
個とする場合、メモリセルアレイ部の消去が３回行われ
るごとに、各不揮発性メモリ・セル・トランジスタは、
１回の書込みと、クリアされる場合の１回の消去しか行
われず、その合計値は２回である。

【００１７】この場合、消去回数記録用の書換え可能な
不揮発性メモリ・セル・トランジスタの数を増やすこと
により、メモリセルアレイ部の消去回数に対する消去回
数記録用の書換え可能な不揮発性メモリ・セル・トラン
ジスタの書込みと、消去の回数の合計値の割合を減らす
ことができ、それだけ、記録された消去回数の信頼性を
高めることができる。

【００１８】このように、本発明によれば、メモリセル
アレイ部の消去回数に対する消去回数記録用の書換え可
能な不揮発性メモリ・セル・トランジスタの書込みと、
消去の回数の合計値の割合を減らすことができ、それだ
け、信頼性の高い消去回数値を得ることができる。

【００１９】

【実施例】以下、図１〜図１５を参照して、本発明の第
１実施例及び第２実施例につき、本発明を一括消去型不
揮発性メモリに適用した場合を例にして説明する。

【００２０】第１実施例・・図１〜図７図１は本発明の第１実施例の要部を示すブロック図であ
り、図中、５はチップ本体、６は２５６×２５６個の一
括消去型不揮発性メモリ・セル・トランジスタを配列さ
せてなる１Ｍビットのメモリ容量を有するメモリセルア
レイ部である。

【００２１】また、７は外部から供給されるアドレス信
号（ロウアドレス信号、コラムアドレス信号）Ａ₀〜Ａ
₁₅を入力して、これらを相補信号化してなる内部アドレ
ス信号（内部ロウアドレス信号、内部コラムアドレス信
号）を出力するアドレスバッファである。

【００２２】また、８はアドレスバッファ７から出力さ
れる内部アドレス信号のうち、内部ロウアドレス信号を
デコードしてメモリセルアレイ部６のワード線ＷＬ₀、
ＷＬ₁・・・ＷＬ₂₅₆の選択を行うロウデコーダである。

【００２３】また、９はアドレスバッファ７から出力さ
れる内部アドレス信号のうち、内部コラムアドレス信号
をデコードしてコラムの選択に必要なコラム選択信号を
出力するコラムデコーダである。

【００２４】また、１０はコラムデコーダ９から出力さ
れるコラム選択信号に基づいてコラムの選択を行うコラ
ム選択回路、１１はメモリセルアレイ部６から読み出さ
れたデータの増幅を行うセンスアンプを配列してなるセ
ンスアンプ列である。

【００２５】また、１２は所定の制御信号に制御され、
メモリセルアレイ部６から読みだされセンスアンプによ
り増幅されたデータと、後述する消去回数データとを選
択して出力するマルチプレクサ、１３はデータ出力バッ
ファである。

【００２６】また、１４は外部から供給されるチップイ
ネーブル信号／ＣＥ、アウトプットイネーブル信号／Ｏ
Ｅ等の制御信号に基づいて内部クロックを発生するクロ
ック発生回路である。

【００２７】また、１５はデータの読出しを制御する読
出し制御回路、１６はメモリセルアレイ部６の一括消去
を制御する一括消去制御回路、１７は外部から供給され
る高電圧ＶＰＰに基づいて消去に必要な電圧を発生する
消去電圧発生回路である。

【００２８】また、１８はメモリセルアレイ部６の消去
回数を記憶する消去回数記憶回路、１９はデータの書込
みを制御する書込み制御回路、２０はデータの書込みに
必要な電圧を発生する書込み電圧発生回路である。

【００２９】ここに、消去回数記憶回路１８は、例え
ば、図２に示すように構成される。図中、２１はメモリ
セルアレイ部６の消去が行われるごとに一括消去制御回
路１６から供給される消去期間を表示する消去期間信号
ＣＥＲを受けて消去回数の記憶を制御する消去回数記憶
制御回路である。

【００３０】また、２２は消去回数記憶制御回路２１に
より制御されて消去回数の記憶に必要な書込み動作を制
御する書込み制御回路、２３は消去回数記憶制御回路２
１により制御されて消去回数の記憶に必要なクリア動作
を制御するクリア制御回路である。

【００３１】また、２４₀〜２４₃はカウント回路であ
り、２４₀はメモリセルアレイ部６の消去が行われるご
とに、その事実が記録されるカウント回路、２４₁はカ
ウント回路２４₀のオーバ・フローの回数をカウントす
るカウント回路である。

【００３２】また、２４₂はカウント回路２４₁のオーバ
・フローの回数をカウントするカウント回路、２４₃は
カウント回路２４₂のオーバ・フローの回数をカウント
するカウント回路である。

【００３３】ここに、カウント回路２４₀〜２４₃におい
て、２５₀〜２５₃はカウント値を記憶するカウント値記
憶回路であり、これらカウント値記憶回路２５₀〜２５₃
は、それぞれ、１６個の１ビット記憶回路Ｃ₀〜Ｃ₁₅を
配列して構成されている。

【００３４】また、２６₀〜２６₃はそれぞれカウント値
記憶回路２５₀〜２５₃の１ビット記憶回路Ｃ₀〜Ｃ₁₅に
書き込まれている論理「０」（以下、「０」という）の
数を２進数化した４ビットのコード信号にエンコードす
るエンコーダである。

【００３５】また、２７₀〜２７₃はそれぞれカウント値
記憶回路２５₀〜２５₃の１ビット記憶回路Ｃ₀〜Ｃ₁₅に
対する書込みが行われる場合、書込み前にエンコーダ２
６₀〜２６₃から出力されているコード信号を書込み動作
が終了するまでの間、ラッチして相補信号化してなるア
ドレス信号を出力するラッチ回路である。

【００３６】また、２８₀〜２８₃はラッチ回路２７₀〜
２７₃から出力されるアドレス信号をデコードして、メ
モリセルアレイ部６の消去が行われた場合に、それを記
録すべき１ビット記憶回路を指定するデコーダである。

【００３７】また、２９₀〜２９₃は書込み制御回路２２
により制御されてカウント値記憶回路２５₀〜２５₃に書
込みに必要な電圧（図７参照）ＰＷＧ（通常時は０
［Ｖ］、書込み時は約１０［Ｖ］）、ＰＷＤ（通常時は
０［Ｖ］、書込み時は６〜７［Ｖ］）、ＶＰＷを供給す
る書込み回路である。

【００３８】また、３０₀〜３０₃はクリア制御回路２３
により制御されてカウント値記憶回路２５₀〜２５₃をク
リアするに必要な消去電圧（図７参照）ＰＥ（通常時は
０［Ｖ］、消去時は１０〜１２［Ｖ］）を発生して、カ
ウント値記憶回路３０₀〜３０₃をクリアするクリア回路
である。

【００３９】ここに、図３はカウント値記憶回路２５₀
の１ビット記憶回路Ｃ₀を示す回路図であり、カウント
値記憶回路２５₀の他の１ビット記憶回路Ｃ₀〜Ｃ₁₅及び
他のカウント値記憶回路２５₁〜２５₃の１ビット記憶回
路Ｃ₀〜Ｃ₁₅も同様に構成される。

【００４０】図中、３１₀₀は消去回数記憶素子をなす一
括消去型不揮発性メモリ・セル・トランジスタ、３２₀₀
は、書込み時、書込みに必要な電圧ＰＷＤによりＯＮ、
ＯＦＦが制御され、一括消去型不揮発性メモリ・セル・
トランジスタ３１₀₀のドレインに書込みに必要な電圧Ｖ
ＰＷを供給するためのｎＭＯＳトランジスタである。

【００４１】また、３３₀₀は抵抗負荷型のセンスアンプ
であり、３４₀₀は負荷をなす抵抗、３５₀₀はインバー
タ、ＲＡ₀はインバータ３５₀₀の出力、即ち、カウント
値記憶回路２５₀の１ビット記憶回路Ｃ₀の出力である。

【００４２】また、エンコーダ２６₀は、例えば、図４
に回路図を示すように構成される。他のエンコーダ２６
₁〜２６₃についても、同様である。

【００４３】図中、３６は図５に示すようにＥＯＲ回路
（排他的論理和回路）３７₀〜３７₁ ₅を配列してなるＥ
ＯＲ回路列、ＴＡ₀〜ＴＡ₁₅はＥＯＲ回路３７₀〜３７₁₅
の出力、３８₀〜３８₃はＯＲ回路、Ｈ₀₀〜Ｈ₀₃はこのエ
ンコーダ２６₀の出力であるコード信号である。なお、
ＲＡ₁〜ＲＡ₁₅は、カウント値記憶回路２５₀の１ビット
記憶回路Ｃ₁〜Ｃ₁₅の出力である。

【００４４】また、ラッチ回路２７₀は、例えば、図６
に示すように構成される。他のラッチ回路２７₁〜２７₃
についても、同様である。

【００４５】図中、３９₀〜３９₃、４０₀〜４０₃、４１
₀〜４１₃はインバータ、６１₀〜６１₃はラッチイネーブ
ル信号ＬＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳト
ランジスタである。

【００４６】ここに、Ｇ₀₀〜Ｇ₀₃はインバータ４０₀〜
４０₃の出力、／Ｇ₀₀〜／Ｇ₀₃はインバータ４１₀〜４１
₄の出力であり、これらＧ₀₀、／Ｇ₀₁・・・／Ｇ₀₃がデ
コーダ２８₀に供給されるアドレスとされている。

【００４７】また、図７は、カウント回路２４₀のカウ
ント値記憶回路２５₀の１ビット部分Ｃ₀及びこれに対応
するデコーダ２８₀の一部分を示す回路図であり、４２
₀₀は一括消去型不揮発性メモリ・セル・トランジスタ３
１₀₀のゲートに対して書込みに必要な電圧ＰＷＧを供給
するｎＭＯＳトランジスタである。

【００４８】また、４３₀₀はラッチ回路２７₀から出力
されるアドレス信号Ｇ₀₀、／Ｇ₀₀・・・Ｇ₀₃をデコード
して、ｎＭＯＳトランジスタ４２₀₀のＯＮ、ＯＦＦを制
御するＮＯＲ回路である。

【００４９】また、４４₀₀は、書込み時、ｎＭＯＳトラ
ンジスタ４２₀₀をＯＮとする場合に、ｎＭＯＳトランジ
スタ４２₀₀のゲートとＮＯＲ回路４３₀₀の出力端との間
を遮断して、ｎＭＯＳトランジスタ４２₀₀のゲート側か
らＮＯＲ回路４３₀₀に電流が逆流しないようにするため
のｎＭＯＳトランジスタである。

【００５０】この第１実施例においては、例えば、カウ
ント値記憶回路２５₀の一括消去型不揮発性メモリ・セ
ル・トランジスタに「０」が書き込まれていない場合、
図４において、ＲＡ₀〜ＲＡ₁₅＝「１」となり、ＴＡ₀〜
ＴＡ₁₅＝「０」、［Ｈ₀₀、Ｈ ₀₁、Ｈ₀₂、Ｈ₀₃］＝［０、
０、０、０］となり、カウント値記憶回路２５₀の１ビ
ット記憶回路Ｃ₀が書込み対象として指定される。

【００５１】また、ＲＡ₀＝「０」、ＲＡ₁〜ＲＡ₁₅＝
「１」の場合、ＴＡ₀＝「１」、ＴＡ₁〜ＴＡ₁₅＝
「０」、［Ｈ₀₀、Ｈ₀₁、Ｈ₀₂、Ｈ₀₃］＝［１、０、０、
０］となり、カウント値記憶回路２５₀の１ビット記憶
回路Ｃ₀が書込み対象のアドレスとして指定される。

【００５２】即ち、この第１実施例においては、カウン
ト値記憶回路２５₀の１ビット記憶回路Ｃ₀〜Ｃ_i＝
「０」の場合、１ビット記憶回路Ｃ_i+1が書込み対象と
して指定される。他のカウント値記憶回路２５₁〜２５₃
においても、同様である。

【００５３】そこで、この第１実施例においては、当
初、カウント値記憶回路２５₀〜２５₃は、クリア状態と
され、これらカウント値記憶回路２５₀〜２５₃に配列さ
れている一括消去型不揮発性メモリ・セル・トランジス
タは、全て、消去状態、即ち、「１」を書き込まれた状
態とされる。

【００５４】ここに、メモリセルアレイ部６の消去が行
われると、消去回数記憶制御回路２１、書込み制御回路
２２、書込み回路２９₀を介して、カウント値記憶回路
２５₀の１ビット記憶回路Ｃ₀の一括消去型不揮発性メモ
リ・セル・トランジスタ３１₀ ₀に「０」が書き込まれ
る。

【００５５】次に、再び、メモリセルアレイ部６の消去
が行われると、消去回数記憶制御回路２１、書込み制御
回路２２、書込み回路２９₀を介して、カウント値記憶
回路２５₀の１ビット記憶回路Ｃ₁の一括消去型不揮発性
メモリ・セル・トランジスタに「０」が書き込まれる。

【００５６】即ち、この第１実施例においては、メモリ
セルアレイ部６の消去が行われると、「１」を記憶する
一括消去型不揮発性メモリ・セル・トランジスタがなく
なるまで、カウント値記憶回路２５₀の１ビット記憶回
路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・セル・トラ
ンジスタに順に「０」が書き込まれる。

【００５７】その後、カウント値記憶回路２５₀の１ビ
ット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・
セル・トランジスタの全てに「０」が書き込まれると、
クリア回路３０₀及び書込み回路２９₁は、エンコーダ２
８₀から出力されるコード信号Ｈ₀₀〜Ｈ₀₃により、その
ことを知る。

【００５８】ここに、クリア回路３０₀は、カウント値
記憶回路２５₀をクリアし、カウント値記憶回路２５₀に
配列されている一括消去型不揮発性メモリ・セル・トラ
ンジスタの全てを消去状態、即ち、「１」を書込んだ状
態とする。

【００５９】また、書込み回路２９₁は、カウント値記
憶回路２５₁の１ビット記憶回路Ｃ₀の一括消去型不揮発
性メモリ・セル・トランジスタに「０」を書込む。

【００６０】次に、再び、カウント値記憶回路２５₀の
１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモ
リ・セル・トランジスタの全てに「０」が書き込まれる
と、カウント値記憶回路２５₁の１ビット記憶回路Ｃ₁の
一括消去型不揮発性メモリ・セル・トランジスタに
「０」が書き込まれる。

【００６１】即ち、カウント値記憶回路２５₀の１ビッ
ト記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・セ
ル・トランジスタの全てに「０」が書き込まれるごと
に、「０」を記憶する一括消去型不揮発性メモリ・セル
・トランジスタがなくなるまで、カウント値記憶回路２
５₁の１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性
メモリ・セル・トランジスタに順に「０」が書き込まれ
る。

【００６２】そして、カウント値記憶回路２５₁の１ビ
ット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・
セル・トランジスタの全てに「０」が書き込まれると、
クリア回路３０₁及び書込み回路２９₂は、エンコーダ２
６₁から出力されるコード信号Ｈ₁₀〜Ｈ₁₃（図示せず、
図４のＨ₀₀〜Ｈ₀₃に該当）により、そのことを知る。

【００６３】ここに、クリア回路３０₁は、カウント値
記憶回路２５₁をクリアし、これらカウント値記憶回路
２５₁に配列されている一括消去型不揮発性メモリ・セ
ル・トランジスタの全てを消去状態、即ち、「１」を書
込んだ状態にする。

【００６４】また、書込み回路２９₂は、カウント値記
憶回路２５₂の１ビット記憶回路Ｃ₀の一括消去型不揮発
性メモリ・セル・トランジスタに「０」を書込む。

【００６５】次に、再び、カウント値記憶回路２５₁の
１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモ
リ・セル・トランジスタの全てに「０」が書き込まれる
と、カウント値記憶回路２５₂の１ビット記憶回路Ｃ₁の
一括消去型不揮発性メモリ・セル・トランジスタに
「０」が書き込まれる。

【００６６】即ち、カウント値記憶回路２５₁の１ビッ
ト記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・セ
ル・トランジスタの全てに「０」が書き込まれるごと
に、「０」を記憶する一括消去型不揮発性メモリ・セル
・トランジスタがなくなるまで、カウント値記憶回路２
５₂の１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性
メモリ・セル・トランジスタに順に「０」が書き込まれ
る。

【００６７】そして、カウント値記憶回路２５₂の１ビ
ット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・
セル・トランジスタの全てに「０」が書き込まれると、
クリア回路３０₂及び書込み回路２９₃は、エンコーダ２
６₁から出力されるコード信号Ｈ₂₀〜Ｈ₂₃（図示せず、
図４のＨ₀₀〜Ｈ₀₃に該当）により、そのことを知る。

【００６８】ここに、クリア回路３０₂は、カウント値
記憶回路２５₂をクリアし、これらカウント値記憶回路
２５₂に配列されている一括消去型不揮発性メモリ・セ
ル・トランジスタの全てを消去状態、即ち、「１」を書
込んだ状態にする。

【００６９】また、書込み回路２９₃は、カウント値記
憶回路２５₃の１ビット記憶回路Ｃ₀の一括消去型不揮発
性メモリ・セル・トランジスタに「０」を書込む。

【００７０】次に、再び、カウント値記憶回路２５₂の
１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモ
リ・セル・トランジスタの全てに「０」が書き込まれる
と、カウント値記憶回路２５₃の１ビット記憶回路Ｃ₁の
一括消去型不揮発性メモリ・セル・トランジスタに
「０」が書き込まれる。

【００７１】即ち、カウント値記憶回路２５₂の１ビッ
ト記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・セ
ル・トランジスタの全てに「０」が書き込まれるごと
に、「０」を記憶する一括消去型不揮発性メモリ・セル
・トランジスタがなくなるまで、カウント値記憶回路２
５₃の１ビット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性
メモリ・セル・トランジスタに順に「０」が書き込まれ
る。

【００７２】そして、カウント値記憶回路２５₃の１ビ
ット記憶回路Ｃ₀〜Ｃ₁₅の一括消去型不揮発性メモリ・
セル・トランジスタの全てに「０」が書き込まれると、
クリア回路３０₃及は、エンコーダ２８₃から出力される
コード信号Ｈ₃₀〜Ｈ₃₃（図示せず、図４のＨ₀₀〜Ｈ₀₃に
該当）から、そのことを知る。

【００７３】ここに、クリア回路３０₃は、カウント値
記憶回路２５₃をクリアし、これらカウント値記憶回路
２５₃に配列されている一括消去型不揮発性メモリ・セ
ル・トランジスタは、全て、消去状態、即ち、「１」を
書き込まれた状態にされる。

【００７４】このようにして、この第１実施例において
は、メモリセルアレイ部６の消去回数がカウント値記憶
回路２５₀〜２５₃に記憶させることができ、このカウン
ト値を知ろうとする場合には、エンコーダ２６₀〜２６₃
から出力される１６ビットのコード信号Ｈ₀₀〜Ｈ₀₃、Ｈ
₁₀〜Ｈ₁₃、Ｈ₂₀〜Ｈ₂₃、Ｈ₃₀〜Ｈ₃₃を外部に出力させる
ことができる。

【００７５】ここに、この第１実施例においては、カウ
ント回路２４₀〜２４₃のうち、最も、頻繁に書込み、消
去が行われるカウント回路は、最下位のカウント回路２
４₀である。

【００７６】ここに、消去保証回数を１万回とし、メモ
リセルアレイ部６の消去が１万回、行われると、カウン
ト回路２４₀においては、１００００／１６＝６２５回
の消去が行われ、一括消去型不揮発性メモリ・セル・ト
ランジスタの１個においては、１００００／（１６×１
６）＝約４０回の書込みが行われる。

【００７７】即ち、カウント回路２４₀の１個の一括消
去型不揮発性メモリ・セル・トランジスタに対して行わ
れる書込みと、消去の回数の合計値は、約６６５回とな
り、メモリセルアレイ部６の消去回数１００００回に対
して極めて少ない数となる。

【００７８】したがって、カウント回路２４₀の一括消
去型不揮発性メモリ・セル・トランジスタに故障が起こ
る確率は、従来例の場合に比較して、極めて小さくな
り、また、例え、カウント回路２４₀の一括消去型不揮
発性メモリ・セル・トランジスタに故障が生じたとして
も、この故障が他の一括消去型不揮発性メモリ・セル・
トランジスタに影響を与えることはないので、不完全な
がらカウントを続行することができる。

【００７９】したがって、この第１実施例によれば、信
頼性の高い消去回数値を得ることができるので、利便性
を高めることができる。

【００８０】なお、カウント値記憶回路２５₀〜２５₃の
１ビット記憶回路Ｃ₀〜Ｃ₁₅に対する書込みの後のエン
コーダ２６₀〜２６₃の出力信号に基づいて、次に書き込
むべき１ビット記憶回路の指示が行われる前に書込みを
終了させるようにする場合には、ラッチ回路２７₀〜２
７₃を設ける必要はない。もっとも、この例では、エン
コーダ２６₀〜２６₃の出力信号を相補信号化する回路は
必要である。

【００８１】第２実施例・・図８〜図１５図８は本発明の第２実施例の要部を示す回路であり、こ
の第２実施例においては、カウント値記憶回路２５₀〜
２５₃に常時、論理値「0」を出力するダミーの１ビット
記憶回路Ｃｄが設けられている。

【００８２】また、図２に示すエンコーダ２６₀〜２６₃
の代わりに、回路構成の異なるエンコーダ４５₀〜４５₃
が設けられており、デコーダ２８₀〜２８₃の代わりに、
回路構成の異なるデコーダ４６₀〜４６₃が設けられてい
る。その他については、図１に示す第１実施例と同様に
構成したものである。なお、デコーダ４６₀〜４６₃は、
後述するように、エンコーダ２６₀〜２６₃と回路の一部
分を共有して構成されている。

【００８３】ここに、エンコーダ４５₀は、例えば、図
９に示すように構成されている。他のエンコーダ４５₁
〜４５₃ついても、同様である。図中、４７はＥＯＲ回
路列、４８はラッチ回路列であり、その他については、
図４に示すエンコーダ２６₀と同様に構成されている。

【００８４】ここに、ＥＯＲ回路列４７及びラッチ回路
列４８は、例えば、図１０に示すように構成されてい
る。図中、４９₀〜４９₁₅はＥＯＲ回路、５０₀〜５０₁₅
はラッチ回路である。

【００８５】ＥＯＲ回路４９₀〜４９₁₅は、例えば、図
１１に示すように構成されている。図中、５１、５２は
ｎＭＯＳトランジスタである。

【００８６】また、ラッチ回路５０₀〜５０₁₅は、例え
ば、図１２に示すように構成されている。図中、５３、
５４はインバータ、ＬＥはラッチ・イネーブル信号であ
る。

【００８７】ここに、図１３は、カウント値記憶回路２
５₀、エンコーダ４５₀及びデコーダ４６₀の１ビット部
分を示す回路図であり、５５、５６はデコーダ４６₀を
構成するｎＭＯＳトランジスタである。なお、カウント
値記憶回路２５₁〜２５₃、エンコーダ４５₁〜４５₃及び
デコーダ４６₁〜４６₃の１ビット部分も同様に構成され
ている。

【００８８】ここに、デコーダ４６₀〜４６₃は、図１３
に代表して示しているように、エンコーダ４５₁〜４５₃
のＥＯＲ回路及びラッチ回路を共有して構成されてい
る。４５Ａは、１ビット部分における、この共有部分を
示している。

【００８９】この第２実施例においては、例えば、カウ
ント値記憶回路２５₀の一括消去型不揮発性メモリ・セ
ル・トランジスタに「０」が書き込まれていない場合、
図９において、ダミーの１ビット記憶回路Ｃｄの出力＝
「0」、ＲＡ₀〜ＲＡ₁₅＝「１」となり、ＴＡ₀＝
「１」、ＴＡ₁〜ＴＡ₁₅＝「０」となり、図１３のｎＭ
ＯＳトランジスタ５６＝ＯＮとなり、カウント値記憶回
路２５₀の１ビット記憶回路Ｃ₀の一括消去型不揮発性メ
モリ・セル・トランジスタが書込み対象として指定され
る。

【００９０】即ち、ＲＡ₀〜ＲＡ_i＝「１」、ＲＡ_i+1〜
ＲＡ₁₅＝「０」の場合、ＴＡ₀〜ＴＡ _i＝「０」、ＴＡ
_i+1＝「１」、ＴＡ_i+2〜ＴＡ₁₅＝「０」となり、カウン
ト値記憶回路２５₀の１ビット記憶回路Ｃ_i+1の一括消去
型不揮発性メモリ・セル・トランジスタが書込み対象と
して指定される。

【００９１】したがって、この第２実施例においても、
第１実施例と同様に、メモリセルアレイ部６の消去回数
をカウント値記憶回路２５₀〜２５₃に記憶させることが
でき、このカウント値を知ろうとする場合には、エンコ
ーダ４５₀〜４５₃から出力される１６ビットのコード信
号Ｈ₀₀〜Ｈ₀₃、Ｈ₁₀〜Ｈ₁₃、Ｈ₂₀〜Ｈ₂₃、Ｈ₃₀〜Ｈ₃₃を
外部に出力させることができる。

【００９２】この第２実施例においても、第１実施例が
設けるカウント値記憶回路２５₀〜２５₃と回路構成を同
一とするカウント値記憶回路が設けられているので、第
１実施例と同様に、信頼性の高い消去回数値を得ること
ができ、利便性を高めることができる。

【００９３】また、特に、この第２実施例によれば、デ
コーダ４６₀〜４６₃は、エンコーダ４５₀〜４５₃と回路
を部分的に共有するようにして構成されているので、素
子数を減らし、回路構成の簡略化を図ることができる。

【００９４】なお、カウント値記憶回路２５₀〜２５₃の
１ビット記憶回路Ｃ₀〜Ｃ₁₅に対する書込みの後のエン
コーダ４５₀〜４５₃の出力信号に基づいて、次に書き込
むべき１ビット記憶回路の指示が行われる前に書込みを
終了させるようにする場合には、エンコーダ４５₀〜４
５₃のラッチ回路は設ける必要はない。

【００９５】また、この第２実施例においては、カウン
ト値記憶回路２５₀〜２５₃に常時、「０」を出力するダ
ミーの１ビット記憶回路Ｃｄを設けるようにしたが、こ
のダミーの１ビット記憶回路Ｃｄからは常時、「０」が
出力されれば良いので、必ずしも、一括消去型不揮発性
メモリ・セル・トランジスタを設ける必要はないし、１
ビット記憶回路Ｃｄを設ける代わりに、他の回路あるい
は接地線から「０」の供給を受けるようにしても良い。

【００９６】また、第１実施例及び第２実施例において
は、図３に代表して示すように、カウント値記憶回路２
５₀〜２５₃を構成する１ビット記憶回路Ｃ₀〜Ｃ₁₅に、
抵抗（３４₀₀）と、インバータ（３５₀₀）とからなるセ
ンスアンプ（３３₀₀）を設けるようにしたが、図１４に
示すようなセンスアンプを設けるようにしても良い。

【００９７】図中、５７、５８はデプリーション型のｎ
ＭＯＳトランジスタ、５９、６０はエンハンスメント型
のｎＭＯＳトランジスタであり、図１５は、このセンス
アンプを使用した場合の、第２実施例のカウント値記憶
回路２４₀、エンコーダ４５₀、デコーダ４６₀の２ビッ
ト部分を示している。

【００９８】また、第１、第２実施例においては、エン
コーダ２６₀〜２６₃、４５₀〜４５₃の出力を外部に出力
することにしているが、この代わりに、消去回数が所定
の回数に達した場合に、例えば、消去保証回数に達した
場合に、その旨を示す信号（警告信号）等を外部に出力
するように構成することもできる。

【００９９】

【発明の効果】本発明によれば、メモリセルアレイ部の
消去回数に対する消去回数記録用の書換え可能な不揮発
性メモリ・セル・トランジスタの書込みと、消去の回数
の合計値の割合を減らすことができるので、従来のよう
に、各桁部分の主要部分を書換え可能な不揮発性メモリ
・セル・トランジスタからなるフリップフロップ回路で
構成してなる２ⁿ進カウンタを内蔵させる場合よりも、
信頼性の高い消去回数値を得ることができ、利便性を高
めることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示すブロック図で
ある。

【図２】本発明の第１実施例を構成する消去回数記憶回
路の構成を示すブロック図である。

【図３】本発明の第１実施例を構成するカウント値記憶
回路の１ビット部分の構成を示す回路図である。

【図４】本発明の第１実施例を構成するカウント回路を
構成するエンコーダの構成を示す回路図である。

【図５】本発明の第１実施例を構成するカウント回路を
構成するエンコーダを構成するＥＯＲ回路の構成を示す
回路図である。

【図６】本発明の第１実施例を構成するカウント回路を
構成するラッチ回路の構成を示す回路図である。

【図７】本発明の第１実施例を構成するカウント回路及
びデコーダの１ビット部分を示す回路図である。

【図８】本発明の第２実施例を構成する消去回数記憶回
路の構成を示すブロック図である。

【図９】本発明の第２実施例を構成するカウント回路を
構成するエンコーダの構成を示す回路図である。

【図１０】本発明の第２実施例を構成するカウント回路
を構成するエンコーダを構成するＥＯＲ回路列及びラッ
チ回路列の構成を示す回路図である。

【図１１】本発明の第２実施例を構成するカウント回路
を構成するエンコーダを構成するＥＯＲ回路列を構成す
るＥＯＲ回路の構成を示す回路図である。

【図１２】本発明の第２実施例を構成するカウント回路
を構成するエンコーダを構成するラッチ回路列を構成す
るラッチ回路の構成を示す回路図である。

【図１３】本発明の第２実施例を構成するカウント値記
憶回路、エンコーダ、デコーダの１ビット部分の構成を
示す回路図である。

【図１４】センスアンプの他の構成例を示す回路図であ
る。

【図１５】図１４に示すセンスアンプを使用した場合の
第２実施例におけるカウント値記憶回路、エンコーダ、
デコーダの２ビット部分の構成を示す回路図である。

【図１６】一括消去型不揮発性メモリに内蔵させること
を提案されている２ⁿ進カウンタの各桁の主要部分を構
成するフリップフロップ回路の構成を示す回路図であ
る。

【図１７】図１６に示すフリップフロップ回路を構成す
る一括消去型不揮発性メモリ・セル・トランジスタの構
成を示す概略的断面図である。

【符号の説明】

５チップ本体１８消去回数記憶回路

Claims

【特許請求の範囲】

【請求項１】消去回数記録用の複数の書換え可能な不揮
発性メモリ・セル・トランジスタを有し、メモリセルア
レイ部の消去が行われるごとに、その事実を、前記消去
回数記録用の複数の書換え可能な不揮発性メモリ・セル
・トランジスタに未記録の不揮発性メモリ・セル・トラ
ンジスタがなくなるまで、前記消去回数記録用の複数の
書換え可能な不揮発性メモリ・セル・トランジスタに１
個ずつ記録させることにより前記メモリセルアレイ部の
消去回数をカウントするカウント回路を含んで構成され
ていることを特徴とする不揮発性メモリ。
【請求項２】前記カウント回路は、前記メモリセルアレ
イ部の消去保証回数と同数の書換え可能な不揮発性メモ
リ・セル・トランジスタを設けて構成されていることを
特徴とする請求項１記載の不揮発性メモリ。
【請求項３】前記カウント回路は、書換え可能な不揮発
性メモリ・セル・トランジスタを消去回数記録用素子と
する上位桁部分を有するカウント回路の最下位桁部分と
されており、前記消去回数記録用の複数の書換え可能な
不揮発性メモリ・セル・トランジスタに未記録の不揮発
性メモリ・セル・トランジスタがなくなると、未記録状
態にクリアされ、前記メモリセルアレイ部の消去事実の
記録を続行できるように構成されていることを特徴とす
る請求項１記載の不揮発性メモリ。
【請求項４】前記カウント回路は、前記消去回数記録用
の複数の書換え可能な不揮発性メモリ・セル・トランジ
スタがそれぞれ記憶する論理値のうち、一方の論理値又
は他方の論理値の数をエンコードするエンコーダと、こ
のエンコーダから出力されるコード信号をデコードし
て、前記消去回数記録用の複数の書換え可能な不揮発性
メモリ・セル・トランジスタのうち、次に前記メモリセ
ルアレイ部の消去事実を記録すべき未記録の不揮発性メ
モリ・セル・トランジスタを指示する指示回路とを備え
ていることを特徴とする請求項１、２又は３記載の不揮
発性メモリ。
【請求項５】前記エンコーダと、前記デコーダとの間
に、前記消去回数記録用の複数の書換え可能な不揮発性
メモリ・セル・トランジスタのいずれかに対する前記メ
モリセルアレイ部の消去事実の記録が行われる場合に、
この記録が行われる前に、前記エンコーダから出力され
ているコード信号を、この記録が終了するまでの間、保
持する保持回路を備えていることを特徴とする請求項４
記載の不揮発性メモリ。
【請求項６】前記カウント回路は、前記消去回数記録用
の複数の書換え可能な不揮発性メモリ・セル・トランジ
スタが記憶する論理値を論理処理する論理処理回路と、
これら論理処理回路の出力論理値に基づいて、前記消去
回数記録用の複数の書換え可能な不揮発性メモリ・セル
・トランジスタのうち、次に前記メモリセルアレイ部の
消去事実を記録すべき未記録の不揮発性メモリ・セル・
トランジスタを指示する指示回路とを備えていることを
特徴とする請求項１、２又は３記載の不揮発性メモリ。
【請求項７】前記論理処理回路として、前記消去回数記
録用の複数の書換え可能な不揮発性メモリ・セル・トラ
ンジスタのうち、最初に前記メモリセルアレイ部の消去
事実の記録を行う不揮発性メモリ・セル・トランジスタ
から出力される論理値と一方の論理値又は他方の論理値
との排他的論理和を得る排他的論理和回路と、前記消去
回数記録用の複数の書換え可能な不揮発性メモリ・セル
・トランジスタの隣接する２個の不揮発性メモリ・セル
・トランジスタから出力される論理値の排他的論理和を
得る排他的論理和回路とを備え、これら排他的論理和回
路の出力論理値に基づいて、前記消去回数記録用の複数
の書換え可能な不揮発性メモリ・セル・トランジスタの
うち、次に前記メモリセルアレイ部の消去事実を記録す
べき未記録の書換え可能な不揮発性メモリ・セル・トラ
ンジスタを指示するように構成されていることを特徴と
する請求項６記載の不揮発性メモリ。
【請求項８】前記排他的論理和回路の後段に、前記消去
回数記録用の複数の書換え可能な不揮発性メモリ・セル
・トランジスタのいずれかに対する前記メモリセルアレ
イ部の消去事実の記録が行われる場合に、この記録が行
われる前に、前記排他的論理和回路から出力されている
論理値を、この記録が終了するまでの間、保持する保持
回路を備えていることを特徴とする請求項７記載の不揮
発性メモリ。
【請求項９】前記カウント回路によりカウントされた前
記メモリセルアレイ部の消去回数が前記メモリセルアレ
イ部の消去保証回数との関係で所定の値に達した場合、
所定の信号を外部に出力するように構成されていること
を特徴とする請求項１、２、３、４、５、６、７又は８
記載の不揮発性メモリ。