JPH06232172A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH06232172A JPH06232172A JP1872493A JP1872493A JPH06232172A JP H06232172 A JPH06232172 A JP H06232172A JP 1872493 A JP1872493 A JP 1872493A JP 1872493 A JP1872493 A JP 1872493A JP H06232172 A JPH06232172 A JP H06232172A
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Abstract
(57)【要約】
【目的】 ソース抵抗が低く、かつ、ドレイン耐圧の良
好なＦＥＴの製造方法を提供する。 【構成】 半導体基板１１の表層部にチャネル層１３が
形成され、このチャネル層１３上にレジスト層１５ａ，
ｂおよびＳｉＯ2 膜１６ａ，ｂからなる２つの多層レジ
ストパターンＡ，Ｂが形成される。この２つのパターン
Ａ，Ｂ間のチャネル層１３には不純物が添加されないソ
ース領域側に傾斜した方向からｎ型不純物が各パターン
をマスクとして高濃度に注入され、ソース領域１８およ
びドレイン領域１９が形成される。各パターンＡ，Ｂの
外形がエッチングにより縮小された後、ＳｉＯ2 膜２０
が堆積される。その後、各パターンが除去され、ＳｉＯ
2 膜２０によって複数の反転パターンが形成される。ゲ
ート電極２３はソース領域側の反転パターンに形成され
る。
好なＦＥＴの製造方法を提供する。 【構成】 半導体基板１１の表層部にチャネル層１３が
形成され、このチャネル層１３上にレジスト層１５ａ，
ｂおよびＳｉＯ2 膜１６ａ，ｂからなる２つの多層レジ
ストパターンＡ，Ｂが形成される。この２つのパターン
Ａ，Ｂ間のチャネル層１３には不純物が添加されないソ
ース領域側に傾斜した方向からｎ型不純物が各パターン
をマスクとして高濃度に注入され、ソース領域１８およ
びドレイン領域１９が形成される。各パターンＡ，Ｂの
外形がエッチングにより縮小された後、ＳｉＯ2 膜２０
が堆積される。その後、各パターンが除去され、ＳｉＯ
2 膜２０によって複数の反転パターンが形成される。ゲ
ート電極２３はソース領域側の反転パターンに形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）の製造方法に関し、特に高出力で高利得な特
性を備えた集積化に適したＦＥＴの製造方法に関するも
のである。
（ＦＥＴ）の製造方法に関し、特に高出力で高利得な特
性を備えた集積化に適したＦＥＴの製造方法に関するも
のである。
【０００２】
【従来の技術】近年、情報ネットワークシステムの急速
な進展に伴って半導体デバイスにも超高速動作、高周波
動作、低消費電力、高効率のものが要求されている。Ｇ
ａＡｓからなるショットキバリア型ＦＥＴ（ＭＥＳＦＥ
Ｔ）はこの要求に合致し、超高速、高周波回路へこのＧ
ａＡｓＭＥＳＦＥＴを応用する研究が勢力的に行われて
いる。ＧａＡｓＭＥＳＦＥＴの高出力、高効率化を図る
ためには、ソース電極・ゲート電極間の抵抗、即ちソー
ス抵抗を低減させてトランスコンダクタンス（ｇm ）を
向上させると共に、ゲート電極・ドレイン電極間におけ
るドレイン耐圧を増大させることが重要である。
な進展に伴って半導体デバイスにも超高速動作、高周波
動作、低消費電力、高効率のものが要求されている。Ｇ
ａＡｓからなるショットキバリア型ＦＥＴ（ＭＥＳＦＥ
Ｔ）はこの要求に合致し、超高速、高周波回路へこのＧ
ａＡｓＭＥＳＦＥＴを応用する研究が勢力的に行われて
いる。ＧａＡｓＭＥＳＦＥＴの高出力、高効率化を図る
ためには、ソース電極・ゲート電極間の抵抗、即ちソー
ス抵抗を低減させてトランスコンダクタンス（ｇm ）を
向上させると共に、ゲート電極・ドレイン電極間におけ
るドレイン耐圧を増大させることが重要である。
【０００３】このような低ソース抵抗で高ドレイン耐圧
を持つＧａＡｓＭＥＳＦＥＴを歩留まり良く製造する方
法として、従来、例えば、特開昭５８−６０５７４号公
報に開示された技術がある。この製造方法においては図
３に示す構造を持つＧａＡａＭＥＳＦＥＴが製造され
る。ソース領域３，ドレイン領域４は、低抵抗に形成さ
れており、ＧａＡｓ半導体基板１の能動層２上に形成さ
れたゲート電極５に対して自己整合的に形成されてい
る。ソース電極６，ドレイン電極７はソース領域３，ド
レイン領域４にそれぞれオーミック接触して形成されて
いる。
を持つＧａＡｓＭＥＳＦＥＴを歩留まり良く製造する方
法として、従来、例えば、特開昭５８−６０５７４号公
報に開示された技術がある。この製造方法においては図
３に示す構造を持つＧａＡａＭＥＳＦＥＴが製造され
る。ソース領域３，ドレイン領域４は、低抵抗に形成さ
れており、ＧａＡｓ半導体基板１の能動層２上に形成さ
れたゲート電極５に対して自己整合的に形成されてい
る。ソース電極６，ドレイン電極７はソース領域３，ド
レイン領域４にそれぞれオーミック接触して形成されて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法によっては、ソース領域３・ゲート電極５
間の距離Ｌsgとドレイン領域４・ゲート電極５間の距離
Ｌdgとが等しく形成される。従って、ソース抵抗Ｒs を
低減させるためにソース・ゲート間の距離Ｌsgを短く形
成しようとすると、ドレイン・ゲート間の距離Ｌdgも同
様に短く形成されてしまう。このため、ドレイン耐圧は
低下してしまう。一方、ドレイン耐圧を向上させるた
め、ドレイン・ゲート間の距離Ｌdgを長くするとこれに
伴ってソース・ゲート間の距離Ｌsgも長くなり、今度は
ソース抵抗Ｒs が増大してしまう。このような問題を解
消するには、距離Ｌdgが距離Ｌsgより長くなる非対称な
ＦＥＴ構造を実現する必要がある。
来の製造方法によっては、ソース領域３・ゲート電極５
間の距離Ｌsgとドレイン領域４・ゲート電極５間の距離
Ｌdgとが等しく形成される。従って、ソース抵抗Ｒs を
低減させるためにソース・ゲート間の距離Ｌsgを短く形
成しようとすると、ドレイン・ゲート間の距離Ｌdgも同
様に短く形成されてしまう。このため、ドレイン耐圧は
低下してしまう。一方、ドレイン耐圧を向上させるた
め、ドレイン・ゲート間の距離Ｌdgを長くするとこれに
伴ってソース・ゲート間の距離Ｌsgも長くなり、今度は
ソース抵抗Ｒs が増大してしまう。このような問題を解
消するには、距離Ｌdgが距離Ｌsgより長くなる非対称な
ＦＥＴ構造を実現する必要がある。
【０００５】
【課題を解決するための手段】このために本発明は、半
導体基板の表層部に能動層を形成する工程と、この能動
層上に絶縁膜を少なくとも１層含む多層レジスト層を形
成してこの多層レジスト層によって少なくとも２つのパ
ターンを形成する工程と、これらパターン間の能動層に
は不純物が添加されないソース領域側に傾斜した方向か
ら能動層と同じ導電型の不純物を上記各パターンをマス
クとして高濃度に注入しソース領域およびドレイン領域
を形成する工程と、上記各パターンの外形をエッチング
により縮小させる工程と、縮小した各パターン上に絶縁
膜を形成する工程と、各パターンを除去して絶縁膜に複
数の反転パターンを形成する工程と、ソース領域側の反
転パターンにゲート電極を形成する工程とを備えてＦＥ
Ｔを製造する。
導体基板の表層部に能動層を形成する工程と、この能動
層上に絶縁膜を少なくとも１層含む多層レジスト層を形
成してこの多層レジスト層によって少なくとも２つのパ
ターンを形成する工程と、これらパターン間の能動層に
は不純物が添加されないソース領域側に傾斜した方向か
ら能動層と同じ導電型の不純物を上記各パターンをマス
クとして高濃度に注入しソース領域およびドレイン領域
を形成する工程と、上記各パターンの外形をエッチング
により縮小させる工程と、縮小した各パターン上に絶縁
膜を形成する工程と、各パターンを除去して絶縁膜に複
数の反転パターンを形成する工程と、ソース領域側の反
転パターンにゲート電極を形成する工程とを備えてＦＥ
Ｔを製造する。
【０００６】また、形成した複数の各反転パターンにそ
れぞれゲート電極を形成する。
れぞれゲート電極を形成する。
【０００７】また、半導体基板の表層部に複数の能動層
を形成する工程と、これら各能動層上に絶縁膜を少なく
とも１層含む多層レジスト層を形成してこの多層レジス
ト層によって各能動層に対して少なくとも２つのパター
ンを形成する工程と、これらパターン間の能動層には不
純物が添加されないソース領域側に傾斜した方向から能
動層と同じ導電型の不純物を各パターンをマスクとして
高濃度に注入し複数のソース領域およびドレイン領域を
形成する工程と、各パターンの外形をエッチングにより
縮小させる工程と、縮小した各パターン上に絶縁膜を形
成する工程と、各パターンを除去して各能動層に対して
複数の反転パターンをこの絶縁膜に形成する工程と、一
群の各能動層に対して形成された複数の反転パターンの
うちソース領域側の反転パターンにゲート電極を形成し
他群の各能動層に対して形成された複数の各反転パター
ンにそれぞれゲート電極を形成する工程とを備えてＦＥ
Ｔを製造する。
を形成する工程と、これら各能動層上に絶縁膜を少なく
とも１層含む多層レジスト層を形成してこの多層レジス
ト層によって各能動層に対して少なくとも２つのパター
ンを形成する工程と、これらパターン間の能動層には不
純物が添加されないソース領域側に傾斜した方向から能
動層と同じ導電型の不純物を各パターンをマスクとして
高濃度に注入し複数のソース領域およびドレイン領域を
形成する工程と、各パターンの外形をエッチングにより
縮小させる工程と、縮小した各パターン上に絶縁膜を形
成する工程と、各パターンを除去して各能動層に対して
複数の反転パターンをこの絶縁膜に形成する工程と、一
群の各能動層に対して形成された複数の反転パターンの
うちソース領域側の反転パターンにゲート電極を形成し
他群の各能動層に対して形成された複数の各反転パター
ンにそれぞれゲート電極を形成する工程とを備えてＦＥ
Ｔを製造する。
【０００８】
【作用】ソース領域への不純物注入は、最もソース側に
あるレジストパターンと半導体基板との接触端部にまで
行われる。また、ドレイン領域への不純物注入は、最も
ドレイン側にあるレジストパターンと半導体基板との接
触端部から離れて行われる。その後、各レジストパター
ンの外形が縮小され、この縮小したレジストパターンの
反転跡にゲート電極が形成される。従って、ソース領域
端部およびゲート電極間の距離は短く、ドレイン領域端
部およびゲート電極間の距離は長く形成され、ＦＥＴは
非対称構造になる。
あるレジストパターンと半導体基板との接触端部にまで
行われる。また、ドレイン領域への不純物注入は、最も
ドレイン側にあるレジストパターンと半導体基板との接
触端部から離れて行われる。その後、各レジストパター
ンの外形が縮小され、この縮小したレジストパターンの
反転跡にゲート電極が形成される。従って、ソース領域
端部およびゲート電極間の距離は短く、ドレイン領域端
部およびゲート電極間の距離は長く形成され、ＦＥＴは
非対称構造になる。
【０００９】また、各反転パターンにゲート電極を形成
することにより、マルチゲートを持つ非対称なＦＥＴが
容易に製造される。
することにより、マルチゲートを持つ非対称なＦＥＴが
容易に製造される。
【００１０】また、一群の各能動層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成し、他群の各能動層に対して形成さ
れた複数の各反転パターンにそれぞれゲート電極を形成
することにより、シングルゲートの非対称ＦＥＴとマル
チゲートの非対称ＦＥＴとが同時に製造される。
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成し、他群の各能動層に対して形成さ
れた複数の各反転パターンにそれぞれゲート電極を形成
することにより、シングルゲートの非対称ＦＥＴとマル
チゲートの非対称ＦＥＴとが同時に製造される。
【００１１】
【実施例】図１は本発明の一実施例によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す工程断面図である。
ＳＦＥＴの製造方法を示す工程断面図である。
【００１２】半絶縁性ＧａＡｓ半導体基板１１の主表面
にレジスト層１２が塗布される。このレジスト層１２は
リソグラフィ技術によってパターニングされ、能動層形
成領域の上部にあるレジスト層１２が選択的に除去され
る。次に、パターニングされたこのレジスト層１２をマ
スクとして半導体基板１１に不純物イオンが注入され、
チャネル層１３が形成される（図１（ａ）参照）。この
不純物イオンにはｎ型不純物となるＳｉ，Ｓｅ等が用い
られ、加速電圧４０ＫｅＶ、ドーズ量８×１０12／ｃｍ
2 の条件下でイオン注入される。
にレジスト層１２が塗布される。このレジスト層１２は
リソグラフィ技術によってパターニングされ、能動層形
成領域の上部にあるレジスト層１２が選択的に除去され
る。次に、パターニングされたこのレジスト層１２をマ
スクとして半導体基板１１に不純物イオンが注入され、
チャネル層１３が形成される（図１（ａ）参照）。この
不純物イオンにはｎ型不純物となるＳｉ，Ｓｅ等が用い
られ、加速電圧４０ＫｅＶ、ドーズ量８×１０12／ｃｍ
2 の条件下でイオン注入される。
【００１３】次に、半導体基板１１上に残ったレジスト
層１２が除去された後、ＥＣＲプラズマＣＶＤ法やプラ
ズマＣＶＤ法によって半導体基板１１上にＳｉＮ膜１４
が８００オングストロームの厚さに形成される。このＳ
ｉＮ膜１４は半導体基板１１の表面保護膜として機能す
る。次に、このＳｉＮ膜１４上のウエハ全面に厚さ１．
９μｍのレジスト層１５が塗布された後、このレジスト
層１５上に厚さ０．３μｍのＳｉＯ2 膜１６がスパッタ
法により堆積される。さらに、このＳｉＯ2 膜１６上に
厚さ１．３μｍのレジスト層１７が塗布され、多層レジ
スト層が形成される。このレジスト層１７は露光，現像
処理され、所定形状にパターニングされる。このレジス
ト層１７の下に形成されたＳｉＯ2 膜１６は、ＣＦ4 ガ
スを用いた反応性イオンエッチング（ＲＩＥ）により、
レジスト層１７のパターニング形状に従ってエッチング
される（同図（ｂ）参照）。
層１２が除去された後、ＥＣＲプラズマＣＶＤ法やプラ
ズマＣＶＤ法によって半導体基板１１上にＳｉＮ膜１４
が８００オングストロームの厚さに形成される。このＳ
ｉＮ膜１４は半導体基板１１の表面保護膜として機能す
る。次に、このＳｉＮ膜１４上のウエハ全面に厚さ１．
９μｍのレジスト層１５が塗布された後、このレジスト
層１５上に厚さ０．３μｍのＳｉＯ2 膜１６がスパッタ
法により堆積される。さらに、このＳｉＯ2 膜１６上に
厚さ１．３μｍのレジスト層１７が塗布され、多層レジ
スト層が形成される。このレジスト層１７は露光，現像
処理され、所定形状にパターニングされる。このレジス
ト層１７の下に形成されたＳｉＯ2 膜１６は、ＣＦ4 ガ
スを用いた反応性イオンエッチング（ＲＩＥ）により、
レジスト層１７のパターニング形状に従ってエッチング
される（同図（ｂ）参照）。
【００１４】次に、酸素を用いたＲＩＥエッチングによ
り、レジスト層１５が上層部のレジスト層１７のパター
ンに沿ってエッチングされ、ＳｉＮ膜１４の一部が選択
的に露出される（同図（ｃ）参照）。このＲＩＥエッチ
ングの際には上層部のレジスト層１７も同時にエッチン
グされるが、レジスト層１７はレジスト層１５よりも厚
く形成されているため、工程上の問題は生じない。この
結果、ＳｉＯ2 膜１６ａおよびレジスト層１５ａからな
る第１のパターンＡ、並びにＳｉＯ2 膜１６ｂおよびレ
ジスト層１５ｂからなる第２のパターンＢの２つの多層
レジストパターンがチャネル層１３を横切るゲート領域
に形成される。また、低抵抗なソース領域およびドレイ
ン領域の形成が予定されるレジスト部分が除去される。
ここで、第１のパターンＡの幅Ｌ1 は１．１μｍ、第２
のパターンＢの幅Ｌ2 は０．７μｍに形成されている。
また、各多層レジストパターンＡ，Ｂの厚さａは、レジ
スト層１５の厚さが１．９μｍ，ＳｉＯ2 膜１６の厚さ
が０．３μｍであるから２．２μｍになっており、各パ
ターン間の距離ｂは０．６μｍに設定されている。ま
た、ソース領域形成のために多層レジスト層が除去され
た開口部の長さはｃ、ドレイン領域形成のために多層レ
ジスト層が除去された開口部の長さはｄに設定されてい
る。
り、レジスト層１５が上層部のレジスト層１７のパター
ンに沿ってエッチングされ、ＳｉＮ膜１４の一部が選択
的に露出される（同図（ｃ）参照）。このＲＩＥエッチ
ングの際には上層部のレジスト層１７も同時にエッチン
グされるが、レジスト層１７はレジスト層１５よりも厚
く形成されているため、工程上の問題は生じない。この
結果、ＳｉＯ2 膜１６ａおよびレジスト層１５ａからな
る第１のパターンＡ、並びにＳｉＯ2 膜１６ｂおよびレ
ジスト層１５ｂからなる第２のパターンＢの２つの多層
レジストパターンがチャネル層１３を横切るゲート領域
に形成される。また、低抵抗なソース領域およびドレイ
ン領域の形成が予定されるレジスト部分が除去される。
ここで、第１のパターンＡの幅Ｌ1 は１．１μｍ、第２
のパターンＢの幅Ｌ2 は０．７μｍに形成されている。
また、各多層レジストパターンＡ，Ｂの厚さａは、レジ
スト層１５の厚さが１．９μｍ，ＳｉＯ2 膜１６の厚さ
が０．３μｍであるから２．２μｍになっており、各パ
ターン間の距離ｂは０．６μｍに設定されている。ま
た、ソース領域形成のために多層レジスト層が除去され
た開口部の長さはｃ、ドレイン領域形成のために多層レ
ジスト層が除去された開口部の長さはｄに設定されてい
る。
【００１５】次に、半導体基板１１に対向し、２つのパ
ターンＡ，Ｂ間のチャネル層１３には不純物イオンが注
入されないソース領域側に傾斜した方向、例えば、半導
体基板１１の主表面の法線方向に対してソース領域側に
θ＝１７°傾いた方向から、不純物イオンが注入される
（同図（ｄ）参照）。この不純物イオンはチャネル層１
３と同じ導電型であるｎ型の不純物イオンであり、例え
ば、ＳｉやＳｅ等のイオンが用いられる。不純物イオン
は、ドーズ量６×１０13／ｃｍ2 、加速電圧９０ＫｅＶ
の条件下で、各パターンＡ，Ｂをマスクとしてチャネル
層１３に重ねて高濃度に注入される。ここで、イオン注
入角θ＝１７°の正接をとるとｔａｎθ＝０．３０５で
ある。また、比ｂ／ａはｔａｎαに相当し、この角度α
より注入角度θが小さいと、不純物イオンが各パターン
Ａ，Ｂ間のチャネル層１３に注入されることになる。本
実施例では比ｂ／ａ＝０．２７３であるから、ｔａｎθ
＞ｔａｎαとなり、角度θは角度αより大きいから、不
純物はソース側の多層レジストパターンＡが壁になり、
各パターンＡ，Ｂ間のチャネル層１３には注入されな
い。また、ソース側にあるレジストパターンＡと基板と
の接触端部にまでイオンが注入されるため、高濃度に不
純物が注入されて低抵抗となるソース領域１８はレジス
トパターンＡ側に寄って形成される。また、ドレイン側
にあるレジストパターンＢと基板との接触端部から離れ
てイオンが注入されるため、低抵抗領域となるドレイン
領域１９はレジストパターンＢから離れて形成される。
ターンＡ，Ｂ間のチャネル層１３には不純物イオンが注
入されないソース領域側に傾斜した方向、例えば、半導
体基板１１の主表面の法線方向に対してソース領域側に
θ＝１７°傾いた方向から、不純物イオンが注入される
（同図（ｄ）参照）。この不純物イオンはチャネル層１
３と同じ導電型であるｎ型の不純物イオンであり、例え
ば、ＳｉやＳｅ等のイオンが用いられる。不純物イオン
は、ドーズ量６×１０13／ｃｍ2 、加速電圧９０ＫｅＶ
の条件下で、各パターンＡ，Ｂをマスクとしてチャネル
層１３に重ねて高濃度に注入される。ここで、イオン注
入角θ＝１７°の正接をとるとｔａｎθ＝０．３０５で
ある。また、比ｂ／ａはｔａｎαに相当し、この角度α
より注入角度θが小さいと、不純物イオンが各パターン
Ａ，Ｂ間のチャネル層１３に注入されることになる。本
実施例では比ｂ／ａ＝０．２７３であるから、ｔａｎθ
＞ｔａｎαとなり、角度θは角度αより大きいから、不
純物はソース側の多層レジストパターンＡが壁になり、
各パターンＡ，Ｂ間のチャネル層１３には注入されな
い。また、ソース側にあるレジストパターンＡと基板と
の接触端部にまでイオンが注入されるため、高濃度に不
純物が注入されて低抵抗となるソース領域１８はレジス
トパターンＡ側に寄って形成される。また、ドレイン側
にあるレジストパターンＢと基板との接触端部から離れ
てイオンが注入されるため、低抵抗領域となるドレイン
領域１９はレジストパターンＢから離れて形成される。
【００１６】次に、酸素イオンを用いたＲＩＥエッチン
グにより、各多層レジストパターンＡ，Ｂの下層部にあ
るレジスト層１５ａ，ｂがサイドエッチングされる。こ
のため、同図（ｄ）に点線で示されていた各レジスト層
１５ａ，ｂの側壁は０．２μｍ縮小され、実線で示され
るように細くなる。つまり、レジスト層１５ａの幅Ｌ1
は１．１μｍから０．７μｍに、レジスト層１５ｂの幅
Ｌ2 は０．７μｍから０．３μｍに縮小する。また、各
レジスト層１５ａ，ｂの間隔ｂは０．６μｍから１．０
μｍに増える。この結果、このＲＩＥエッチングによ
り、各多層レジストパターンＡ，Ｂの形状は英字のＴ字
状になる。
グにより、各多層レジストパターンＡ，Ｂの下層部にあ
るレジスト層１５ａ，ｂがサイドエッチングされる。こ
のため、同図（ｄ）に点線で示されていた各レジスト層
１５ａ，ｂの側壁は０．２μｍ縮小され、実線で示され
るように細くなる。つまり、レジスト層１５ａの幅Ｌ1
は１．１μｍから０．７μｍに、レジスト層１５ｂの幅
Ｌ2 は０．７μｍから０．３μｍに縮小する。また、各
レジスト層１５ａ，ｂの間隔ｂは０．６μｍから１．０
μｍに増える。この結果、このＲＩＥエッチングによ
り、各多層レジストパターンＡ，Ｂの形状は英字のＴ字
状になる。
【００１７】次に、スパッタ法により、基板上にＳｉＯ
2 膜２０が３０００オングストロームの厚さに堆積され
る（図２（ｅ）参照）。この際、各多層レジストパター
ンＡ，ＢはＴ字状になっているため、各レジスト層１５
ａ，ｂの側壁に形成されるＳｉＯ2 膜２０は脆くなって
いる。引き続いて、各多層レジストパターンＡ，Ｂの側
壁にあるＳｉＯ2 膜２０が薄いフッ酸水溶液によって除
去される。側壁のＳｉＯ2 膜２０は上記のように脆くな
っているため、容易に除去される。その後、有機溶剤を
用いてレジスト層１５ａ，ｂが溶かされてレジストパタ
ーンＡ，Ｂがリフトオフされ、各レジストパターンＡ，
Ｂの跡に反転パターンが形成される（同図（ｆ）参
照）。本実施例ではレジストパターンＡ，Ｂが多層にな
っているため、リフトオフは容易に行われる。
2 膜２０が３０００オングストロームの厚さに堆積され
る（図２（ｅ）参照）。この際、各多層レジストパター
ンＡ，ＢはＴ字状になっているため、各レジスト層１５
ａ，ｂの側壁に形成されるＳｉＯ2 膜２０は脆くなって
いる。引き続いて、各多層レジストパターンＡ，Ｂの側
壁にあるＳｉＯ2 膜２０が薄いフッ酸水溶液によって除
去される。側壁のＳｉＯ2 膜２０は上記のように脆くな
っているため、容易に除去される。その後、有機溶剤を
用いてレジスト層１５ａ，ｂが溶かされてレジストパタ
ーンＡ，Ｂがリフトオフされ、各レジストパターンＡ，
Ｂの跡に反転パターンが形成される（同図（ｆ）参
照）。本実施例ではレジストパターンＡ，Ｂが多層にな
っているため、リフトオフは容易に行われる。
【００１８】次に、注入したｎ型不純物イオンを活性化
させるため、８００℃で２０分間のアニーリングが行わ
れる。続いて、ＳｉＯ2 膜２０上にレジストが塗布さ
れ、ホトリソグラフィ技術を用いてレジストが選択的に
除去され、オーミックパターンが形成される。このオー
ミックパターンをマスクとし、ＣＦ4 とＨ2 を用いたＲ
ＩＥエッチングにより、オーミック電極部のＳｉＯ2 膜
２０，ＳｉＮ膜１４が選択的に除去される。そして、除
去して露出したソース領域１８およびドレイン領域１９
上にオーミック金属が形成されて合金化されることによ
り、ソース電極２１およびドレイン電極２２が形成され
る。また、ソース領域側の反転パターンにあるＳｉＮ膜
１４だけが露出するゲートパターンがリソグラフィ技術
により形成され、このゲートパターンをマスクとし、上
記と同様なＲＩＥエッチングが行われる。このＲＩＥエ
ッチングにより、ソース領域側の反転パターンにあるＳ
ｉＮ膜１４が選択的に除去され、ソース領域側の反転パ
ターンにチャネル層１３が露出する。その後、露出した
このチャネル層１３にショットキ接触してゲート電極２
３が形成され、ＭＥＳＦＥＴが完成する（同図（ｇ）参
照）。
させるため、８００℃で２０分間のアニーリングが行わ
れる。続いて、ＳｉＯ2 膜２０上にレジストが塗布さ
れ、ホトリソグラフィ技術を用いてレジストが選択的に
除去され、オーミックパターンが形成される。このオー
ミックパターンをマスクとし、ＣＦ4 とＨ2 を用いたＲ
ＩＥエッチングにより、オーミック電極部のＳｉＯ2 膜
２０，ＳｉＮ膜１４が選択的に除去される。そして、除
去して露出したソース領域１８およびドレイン領域１９
上にオーミック金属が形成されて合金化されることによ
り、ソース電極２１およびドレイン電極２２が形成され
る。また、ソース領域側の反転パターンにあるＳｉＮ膜
１４だけが露出するゲートパターンがリソグラフィ技術
により形成され、このゲートパターンをマスクとし、上
記と同様なＲＩＥエッチングが行われる。このＲＩＥエ
ッチングにより、ソース領域側の反転パターンにあるＳ
ｉＮ膜１４が選択的に除去され、ソース領域側の反転パ
ターンにチャネル層１３が露出する。その後、露出した
このチャネル層１３にショットキ接触してゲート電極２
３が形成され、ＭＥＳＦＥＴが完成する（同図（ｇ）参
照）。
【００１９】このように本実施例においては、ソース領
域１８への不純物注入は、ソース側にあるレジストパタ
ーンＡと半導体基板との接触端部にまで行われる。ま
た、ドレイン領域１９への不純物注入は、ドレイン側に
あるレジストパターンＢと半導体基板との接触端部から
離れて行われる。その後、各レジストパターンＡ，Ｂの
外形が縮小され、この縮小したレジストパターンＡ，Ｂ
の反転跡にゲート電極２３が形成される。従って、ソー
ス領域１８の端部とゲート電極２３との間の距離Ｌsgは
０．２μｍと短くなり、一方、ドレイン領域１９の端部
とゲート電極２３との間の距離Ｌdgは２．２μｍと長く
形成される。従って、本実施例によるＦＥＴの製造方法
によれば、距離Ｌdgが距離Ｌsgよりも長い非対称な構造
を持つＭＥＳＦＥＴが自己整合的に製造される。このた
め、ソース抵抗は低減され、しかも、ドレイン耐圧は向
上する。
域１８への不純物注入は、ソース側にあるレジストパタ
ーンＡと半導体基板との接触端部にまで行われる。ま
た、ドレイン領域１９への不純物注入は、ドレイン側に
あるレジストパターンＢと半導体基板との接触端部から
離れて行われる。その後、各レジストパターンＡ，Ｂの
外形が縮小され、この縮小したレジストパターンＡ，Ｂ
の反転跡にゲート電極２３が形成される。従って、ソー
ス領域１８の端部とゲート電極２３との間の距離Ｌsgは
０．２μｍと短くなり、一方、ドレイン領域１９の端部
とゲート電極２３との間の距離Ｌdgは２．２μｍと長く
形成される。従って、本実施例によるＦＥＴの製造方法
によれば、距離Ｌdgが距離Ｌsgよりも長い非対称な構造
を持つＭＥＳＦＥＴが自己整合的に製造される。このた
め、ソース抵抗は低減され、しかも、ドレイン耐圧は向
上する。
【００２０】また、ソース領域およびゲート電極間距離
Ｌsg、ドレイン領域およびゲート電極間距離Ｌdgは、簡
単に所望の長さに設定することが出来る。つまり、多層
レジストパターンＡ，Ｂの各パターン幅Ｌ1 ，Ｌ2 、各
多層レジストパターンＡ，Ｂの間隔ｂ及びイオン注入角
度θをそれぞれ適宜変化させることにより、また、各レ
ジスト層１５ａ，ｂの外形寸法をエッチングにより縮小
させる度合を適宜調節することにより、所望の長さに設
定される。従って、本実施例によれば、用途に応じた特
性を持つＭＥＳＦＥＴを自由に製造することが可能にな
る。
Ｌsg、ドレイン領域およびゲート電極間距離Ｌdgは、簡
単に所望の長さに設定することが出来る。つまり、多層
レジストパターンＡ，Ｂの各パターン幅Ｌ1 ，Ｌ2 、各
多層レジストパターンＡ，Ｂの間隔ｂ及びイオン注入角
度θをそれぞれ適宜変化させることにより、また、各レ
ジスト層１５ａ，ｂの外形寸法をエッチングにより縮小
させる度合を適宜調節することにより、所望の長さに設
定される。従って、本実施例によれば、用途に応じた特
性を持つＭＥＳＦＥＴを自由に製造することが可能にな
る。
【００２１】また、上記実施例の説明においては、ソー
ス領域側の反転パターンにだけゲート電極２３を形成し
たが、これに限定されるものでなく、ドレイン領域側の
反転パターンにもゲート電極を形成することが可能であ
る。つまり、ゲート電極形成工程において、ドレイン領
域側の反転パターンにあるＳｉＮ膜１４も同時に除去
し、各反転パターンにチャネル層１３を露出させ、各反
転パターンにそれぞれゲート電極２３，２４を同時に形
成することも可能である（図２（ｈ）参照）。このよう
に各反転パターンにゲート電極を同時に形成することに
より、機能性の高いデュアルゲート構造のＭＥＳＦＥＴ
が自己整合的に容易に製造される。このようなデュアル
ゲート構造ＭＥＳＦＥＴの製造時にも、上記実施例と同
様な効果が奏され、ソース抵抗は低減され、ドレイン耐
圧は向上する。
ス領域側の反転パターンにだけゲート電極２３を形成し
たが、これに限定されるものでなく、ドレイン領域側の
反転パターンにもゲート電極を形成することが可能であ
る。つまり、ゲート電極形成工程において、ドレイン領
域側の反転パターンにあるＳｉＮ膜１４も同時に除去
し、各反転パターンにチャネル層１３を露出させ、各反
転パターンにそれぞれゲート電極２３，２４を同時に形
成することも可能である（図２（ｈ）参照）。このよう
に各反転パターンにゲート電極を同時に形成することに
より、機能性の高いデュアルゲート構造のＭＥＳＦＥＴ
が自己整合的に容易に製造される。このようなデュアル
ゲート構造ＭＥＳＦＥＴの製造時にも、上記実施例と同
様な効果が奏され、ソース抵抗は低減され、ドレイン耐
圧は向上する。
【００２２】さらに、本実施例によるＦＥＴの製造方法
によれば、シングルゲートの非対称ＦＥＴとデュアルゲ
ートの非対称ＦＥＴとが容易に同時に製造される。すな
わち、ゲート電極形成工程においてゲートパターンのパ
ターン形状を適宜選択し、反転パターンをマスクするか
否かによって、一群の各チャネル層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成する。一方、他群の各チャネル層に
対して形成された複数の各反転パターンにそれぞれゲー
ト電極を形成する。このようにすれば、上記のデュアル
ゲート構造を持つＭＥＳＦＥＴと、シングルゲート構造
を持つＭＥＳＦＥＴとが混在する回路を容易に製造する
ことが可能である。また、デュアルゲートＭＥＳＦＥＴ
を必要とする回路と、シングルゲートＭＥＳＦＥＴを必
要とする回路とを同一基板上に簡単に集積化させること
も可能である。このようなＭＥＳＦＥＴの製造方法によ
っても、前述した実施例と同様な効果が奏される。
によれば、シングルゲートの非対称ＦＥＴとデュアルゲ
ートの非対称ＦＥＴとが容易に同時に製造される。すな
わち、ゲート電極形成工程においてゲートパターンのパ
ターン形状を適宜選択し、反転パターンをマスクするか
否かによって、一群の各チャネル層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成する。一方、他群の各チャネル層に
対して形成された複数の各反転パターンにそれぞれゲー
ト電極を形成する。このようにすれば、上記のデュアル
ゲート構造を持つＭＥＳＦＥＴと、シングルゲート構造
を持つＭＥＳＦＥＴとが混在する回路を容易に製造する
ことが可能である。また、デュアルゲートＭＥＳＦＥＴ
を必要とする回路と、シングルゲートＭＥＳＦＥＴを必
要とする回路とを同一基板上に簡単に集積化させること
も可能である。このようなＭＥＳＦＥＴの製造方法によ
っても、前述した実施例と同様な効果が奏される。
【００２３】なお、この実施例では、ＭＥＳＦＥＴのチ
ャネル層１３をイオン注入法により形成したが、特にこ
の方法に限定するものではなく、ＭＢＥ法，ＣＢＥ法，
ＯＭＶＰＥ（ＭＯＣＶＤ）法，クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いて良い。
ャネル層１３をイオン注入法により形成したが、特にこ
の方法に限定するものではなく、ＭＢＥ法，ＣＢＥ法，
ＯＭＶＰＥ（ＭＯＣＶＤ）法，クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いて良い。
【００２４】また、他の化合物半導体基板（例えばＩｎ
Ｐ）へのイオン注入層、及びその基板上に形成されたエ
ピタキシャル結晶層をチャネル層としてもよい。
Ｐ）へのイオン注入層、及びその基板上に形成されたエ
ピタキシャル結晶層をチャネル層としてもよい。
【００２５】
【発明の効果】以上説明したように本発明によれば、ソ
ース領域への不純物注入は、最もソース側にあるレジス
トパターンと半導体基板との接触端部にまで行われ、ま
た、ドレイン領域への不純物注入は、最もドレイン側に
あるレジストパターンと半導体基板との接触端部から離
れて行われる。従って、ソース領域端部およびゲート電
極間の距離が短く、ドレイン領域端部およびゲート電極
間の距離が長い非対称な構造を持つ高出力で高効率なＦ
ＥＴが生産性よくかつ歩留まり高く容易に製造される。
ース領域への不純物注入は、最もソース側にあるレジス
トパターンと半導体基板との接触端部にまで行われ、ま
た、ドレイン領域への不純物注入は、最もドレイン側に
あるレジストパターンと半導体基板との接触端部から離
れて行われる。従って、ソース領域端部およびゲート電
極間の距離が短く、ドレイン領域端部およびゲート電極
間の距離が長い非対称な構造を持つ高出力で高効率なＦ
ＥＴが生産性よくかつ歩留まり高く容易に製造される。
【００２６】また、良好な特性を持つマルチゲート構造
のＦＥＴも容易に生産性よく製造される。
のＦＥＴも容易に生産性よく製造される。
【００２７】さらに、シングルゲートの非対称ＦＥＴと
マルチゲートの非対称ＦＥＴとが容易に生産性よく同時
に製造される。
マルチゲートの非対称ＦＥＴとが容易に生産性よく同時
に製造される。
【００２８】従って本発明は、高出力で高効率なＭＥＳ
ＦＥＴを集積化させたマイクロ波集積回路（ＭＭＩＣ）
に適用すると特に有効である。
ＦＥＴを集積化させたマイクロ波集積回路（ＭＭＩＣ）
に適用すると特に有効である。
【図１】本発明の一実施例によるＦＥＴの製造方法を示
す前半の工程断面図である。
す前半の工程断面図である。
【図２】本発明の一実施例によるＦＥＴの製造方法を示
す後半の工程断面図である。
す後半の工程断面図である。
【図３】従来のＦＥＴの構造を示す断面図である。
１１…ＧａＡｓ半絶縁性半導体基板、１２，１５，１７
…レジスト層、１５ａ，ｂ…多層レジストパターンＡ，
Ｂを形成するレジスト層、１３…チャネル層、１４…Ｓ
ｉＮ膜、１６…ＳｉＯ2 膜、１６ａ，ｂ…多層レジスト
パターンＡ，Ｂを形成するＳｉＯ2 膜、１８…ソース領
域、１９…ドレイン領域、２０…ＳｉＯ2 膜、２１…ソ
ース電極、２２…ドレイン電極、２３，２４…ゲート電
極。
…レジスト層、１５ａ，ｂ…多層レジストパターンＡ，
Ｂを形成するレジスト層、１３…チャネル層、１４…Ｓ
ｉＮ膜、１６…ＳｉＯ2 膜、１６ａ，ｂ…多層レジスト
パターンＡ，Ｂを形成するＳｉＯ2 膜、１８…ソース領
域、１９…ドレイン領域、２０…ＳｉＯ2 膜、２１…ソ
ース電極、２２…ドレイン電極、２３，２４…ゲート電
極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/804 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 7376−4Ｍ 29/80 Ｗ
Claims (3)
- 【請求項１】 半導体基板の表層部に能動層を形成する
工程と、この能動層上に絶縁膜を少なくとも１層含む多
層レジスト層を形成してこの多層レジスト層によって少
なくとも２つのパターンを形成する工程と、これらパタ
ーン間の前記能動層には不純物が添加されないソース領
域側に傾斜した方向から前記能動層と同じ導電型の不純
物を前記各パターンをマスクとして高濃度に注入しソー
ス領域およびドレイン領域を形成する工程と、前記各パ
ターンの外形をエッチングにより縮小させる工程と、縮
小した前記各パターン上に絶縁膜を形成する工程と、前
記各パターンを除去してこの絶縁膜に複数の反転パター
ンを形成する工程と、ソース領域側の前記反転パターン
にゲート電極を形成する工程とを備えたことを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項２】 形成した複数の各反転パターンにそれぞ
れゲート電極を形成することを特徴とする請求項１記載
の電界効果トランジスタの製造方法。 - 【請求項３】 半導体基板の表層部に複数の能動層を形
成する工程と、これら各能動層上に絶縁膜を少なくとも
１層含む多層レジスト層を形成してこの多層レジスト層
によって各能動層に対して少なくとも２つのパターンを
形成する工程と、これらパターン間の前記能動層には不
純物が添加されないソース領域側に傾斜した方向から前
記能動層と同じ導電型の不純物を前記各パターンをマス
クとして高濃度に注入し複数のソース領域およびドレイ
ン領域を形成する工程と、前記各パターンの外形をエッ
チングにより縮小させる工程と、縮小した前記各パター
ン上に絶縁膜を形成する工程と、前記各パターンを除去
して各能動層に対して複数の反転パターンをこの絶縁膜
に形成する工程と、一群の各能動層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成し他群の各能動層に対して形成され
た複数の各反転パターンにそれぞれゲート電極を形成す
る工程とを備えたことを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872493A JPH06232172A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872493A JPH06232172A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232172A true JPH06232172A (ja) | 1994-08-19 |
Family
ID=11979620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1872493A Pending JPH06232172A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232172A (ja) |
-
1993
- 1993-02-05 JP JP1872493A patent/JPH06232172A/ja active Pending
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