JPH06232166A - 電界効果トランジスタの製造方法及びその集積回路 - Google Patents
電界効果トランジスタの製造方法及びその集積回路Info
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- JPH06232166A JPH06232166A JP1872693A JP1872693A JPH06232166A JP H06232166 A JPH06232166 A JP H06232166A JP 1872693 A JP1872693 A JP 1872693A JP 1872693 A JP1872693 A JP 1872693A JP H06232166 A JPH06232166 A JP H06232166A
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Abstract
(57)【要約】 （修正有）
【目的】 高出力でかつ高効率な複数種類のＭＥＳＦＥ
Ｔを効率良く生産するための製造方法を提供する。 【構成】 レジストパターン１１ａをマスクとしてソー
ス領域Ａ及びドレイン領域Ｃ以外の領域であってレジス
トパターン１１間の半導体基板１中に不純物イオンが注
入されない角度θで、かつチャネル層８と同一導電型と
なる不純物イオンをソース領域となる側に傾斜した方向
及びドレイン領域となる側に傾斜した方向から、それぞ
れ注入し、さらにレジストパターン１１ａのうちレジス
ト部分１１をエッチングにより縮小してＴ字型にし、絶
縁膜１５を堆積してパターン反転を行い、パターン反転
領域上にソース電極４及びドレイン電極５を形成すると
ともに、ソース電極４とドレイン電極５間にあるレジス
トパターン１１ａの反転跡のうち、ソース電極４とする
側にゲート電極３を形成することで非対称構造のＭＥＳ
ＦＥＴを製造する。
Ｔを効率良く生産するための製造方法を提供する。 【構成】 レジストパターン１１ａをマスクとしてソー
ス領域Ａ及びドレイン領域Ｃ以外の領域であってレジス
トパターン１１間の半導体基板１中に不純物イオンが注
入されない角度θで、かつチャネル層８と同一導電型と
なる不純物イオンをソース領域となる側に傾斜した方向
及びドレイン領域となる側に傾斜した方向から、それぞ
れ注入し、さらにレジストパターン１１ａのうちレジス
ト部分１１をエッチングにより縮小してＴ字型にし、絶
縁膜１５を堆積してパターン反転を行い、パターン反転
領域上にソース電極４及びドレイン電極５を形成すると
ともに、ソース電極４とドレイン電極５間にあるレジス
トパターン１１ａの反転跡のうち、ソース電極４とする
側にゲート電極３を形成することで非対称構造のＭＥＳ
ＦＥＴを製造する。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ（ＦＥＴ：Field Effect Transistor ）の製造方法に
関し、特に集積化に適し、かつ高出力で高利得な電界効
果トランジスタ及びその集積回路の製造方法に関するも
のである。
タ（ＦＥＴ：Field Effect Transistor ）の製造方法に
関し、特に集積化に適し、かつ高出力で高利得な電界効
果トランジスタ及びその集積回路の製造方法に関するも
のである。
【０００２】
【従来の技術】近年、情報ネットワークシステムの急速
な進展に伴って半導体デバイスも超高速動作、高周波動
作、低消費電力、高効率等の特性を実現するのものが要
求されるに至り、例えばＧａＡｓからなるショットバリ
ア型ＦＥＴ（ＭＥＳＦＥＴ）は、上記要求に合致した特
性が期待されることから、超高速、高周波回路等への応
用研究が勢力的に行われている。
な進展に伴って半導体デバイスも超高速動作、高周波動
作、低消費電力、高効率等の特性を実現するのものが要
求されるに至り、例えばＧａＡｓからなるショットバリ
ア型ＦＥＴ（ＭＥＳＦＥＴ）は、上記要求に合致した特
性が期待されることから、超高速、高周波回路等への応
用研究が勢力的に行われている。
【０００３】具体的に上記ＧａＡｓ系ＭＥＳＦＥＴの高
出力、高効率化を図るためには、ソース電極とゲート電
極間の抵抗、すなわちソース抵抗Ｒｓを低減させて、相
互コンダクタンス（ｇm ）を向上させるとともに、ドレ
イン電極とゲート電極間におけるドレイン耐圧を増大さ
せることが重要である。
出力、高効率化を図るためには、ソース電極とゲート電
極間の抵抗、すなわちソース抵抗Ｒｓを低減させて、相
互コンダクタンス（ｇm ）を向上させるとともに、ドレ
イン電極とゲート電極間におけるドレイン耐圧を増大さ
せることが重要である。
【０００４】一方、このＧａＡｓ系ＭＥＳＦＥＴの製造
歩留りを向上させる方法として、例えば図５に示す特開
昭５８−６０５７４号公報に開示された技術があるが
（第１の従来例）、この第１の従来例によると、基板１
表面に不純物を高濃度にイオン注入した低抵抗領域２
ａ、２ｂがゲート電極３に対して自己整合的に形成され
ており、さらにこの低抵抗領域２ａ、２ｂ上にソース電
極４及びドレイン電極５が形成されている。
歩留りを向上させる方法として、例えば図５に示す特開
昭５８−６０５７４号公報に開示された技術があるが
（第１の従来例）、この第１の従来例によると、基板１
表面に不純物を高濃度にイオン注入した低抵抗領域２
ａ、２ｂがゲート電極３に対して自己整合的に形成され
ており、さらにこの低抵抗領域２ａ、２ｂ上にソース電
極４及びドレイン電極５が形成されている。
【０００５】しかし、この第１の従来例では、ソース側
低抵抗領域２ａとゲート電極３との間隔ＬSGと、ドレイ
ン側低抵抗領域２ｂとゲート電極３との間隔ＬDGとが等
しいので、ソース抵抗Ｒｓを低減させるために上記間隔
ＬSGを小さくすると、ＬDGも同様に小さくなり、ドレイ
ン耐圧が低下してしまう。また、逆にドレイン耐圧を向
上させるため、上記間隔ＬDGを大きくすると、ＬSGも大
きくなり、ソース抵抗Ｒｓが増大し、相互コンダクタン
スｇm の値が低下してしまうという問題があった。
低抵抗領域２ａとゲート電極３との間隔ＬSGと、ドレイ
ン側低抵抗領域２ｂとゲート電極３との間隔ＬDGとが等
しいので、ソース抵抗Ｒｓを低減させるために上記間隔
ＬSGを小さくすると、ＬDGも同様に小さくなり、ドレイ
ン耐圧が低下してしまう。また、逆にドレイン耐圧を向
上させるため、上記間隔ＬDGを大きくすると、ＬSGも大
きくなり、ソース抵抗Ｒｓが増大し、相互コンダクタン
スｇm の値が低下してしまうという問題があった。
【０００６】したがって、以上のような問題を解決する
方法として、例えば特開昭５８−２２３３７２号公報
（第２の従来例）、特開平４−２６４７３７号公報（第
３の従来例）等に、上記間隔がＬDG＞ＬSGとなるように
ゲート電極を非対称に形成する構造が開示されている。
方法として、例えば特開昭５８−２２３３７２号公報
（第２の従来例）、特開平４−２６４７３７号公報（第
３の従来例）等に、上記間隔がＬDG＞ＬSGとなるように
ゲート電極を非対称に形成する構造が開示されている。
【０００７】すなわち、上記第２の従来例では、遮断用
のマスクパターンを形成した後、ソース側に傾いた方向
から不純物イオンを注入することにより（フォトレジス
トで遮られている領域にはイオン注入されない）、各ソ
ース側及びドレイン側の各低抵抗領域とゲート電極との
非対称構造を実現している。
のマスクパターンを形成した後、ソース側に傾いた方向
から不純物イオンを注入することにより（フォトレジス
トで遮られている領域にはイオン注入されない）、各ソ
ース側及びドレイン側の各低抵抗領域とゲート電極との
非対称構造を実現している。
【０００８】一方、第３の従来例では、イオン注入領域
を限定するレジストパターンを対称に形成し、ソース側
をフォトレジストで被覆してドレイン側のレジストパタ
ーン（イオン注入領域限定用）のみをエッチングした
後、イオン注入することで非対称構造を実現している。
を限定するレジストパターンを対称に形成し、ソース側
をフォトレジストで被覆してドレイン側のレジストパタ
ーン（イオン注入領域限定用）のみをエッチングした
後、イオン注入することで非対称構造を実現している。
【０００９】また、例えば特開昭６１−１６３６６６号
公報（第４の従来例）等には、大電流でかつ負荷を高速
に駆動しうるＭＥＳＦＥＴとしてＬＤＤ（Lightly Dope
dDrain ）構造を得る技術が開示されており、図６
（ａ）に示すように半導体基板１上に設けた不純物導入
層６ａ、６ｂ上に特定形状のマスクパターン７を形成
し、図６（ｂ）に示すように半導体基板１表面に対して
垂直に不純物イオンを注入して低抵抗領域を形成した
後、さらに図６（ｃ）に示すようにソース側及びドレイ
ン側の両方向からイオン注入を行って各低抵抗領域とゲ
ート電極間に濃度の低い注入層を形成することでＬＤＤ
構造を実現している。
公報（第４の従来例）等には、大電流でかつ負荷を高速
に駆動しうるＭＥＳＦＥＴとしてＬＤＤ（Lightly Dope
dDrain ）構造を得る技術が開示されており、図６
（ａ）に示すように半導体基板１上に設けた不純物導入
層６ａ、６ｂ上に特定形状のマスクパターン７を形成
し、図６（ｂ）に示すように半導体基板１表面に対して
垂直に不純物イオンを注入して低抵抗領域を形成した
後、さらに図６（ｃ）に示すようにソース側及びドレイ
ン側の両方向からイオン注入を行って各低抵抗領域とゲ
ート電極間に濃度の低い注入層を形成することでＬＤＤ
構造を実現している。
【００１０】
【発明が解決しようとする課題】以上のように従来の電
界効果トランジスタの製造方法は、例えば第１の従来例
のように斜め方向からイオン注入して非対称構造を実現
する技術を用いて、ＭＥＳＦＥＴアレイを製造する場
合、不純物イオンを注入する方向を決めた時点でソー
ス、ゲート、ドレインの各電極の位置関係が固定されて
しまうので、各電極は図７（ａ）に示すように順に配置
しなければならず、一般的なＭＥＳＦＥＴアレイ（図７
（ｂ））のようにソース電極とドレイン電極の各電極を
共有化することができないため、ＭＥＳＦＥＴアレイチ
ップの面積効率を低下させてしまうという課題があった
（なお、図７において配線は省略してあるが、ソース電
極、ゲート電極及びドレイン電極の各電極は配線で接続
される）。
界効果トランジスタの製造方法は、例えば第１の従来例
のように斜め方向からイオン注入して非対称構造を実現
する技術を用いて、ＭＥＳＦＥＴアレイを製造する場
合、不純物イオンを注入する方向を決めた時点でソー
ス、ゲート、ドレインの各電極の位置関係が固定されて
しまうので、各電極は図７（ａ）に示すように順に配置
しなければならず、一般的なＭＥＳＦＥＴアレイ（図７
（ｂ））のようにソース電極とドレイン電極の各電極を
共有化することができないため、ＭＥＳＦＥＴアレイチ
ップの面積効率を低下させてしまうという課題があった
（なお、図７において配線は省略してあるが、ソース電
極、ゲート電極及びドレイン電極の各電極は配線で接続
される）。
【００１１】また、第３の従来例によると、その製造工
程において非対称構造を実現するために、ソース電極側
をフォトレジストで被覆し、ドレイン電極側をエッチン
グする工程が別途必要になるので、製造コストがかかる
とともに、製造効率を向上させることができず、したが
って製造歩留まりを向上させることができないという課
題があった。
程において非対称構造を実現するために、ソース電極側
をフォトレジストで被覆し、ドレイン電極側をエッチン
グする工程が別途必要になるので、製造コストがかかる
とともに、製造効率を向上させることができず、したが
って製造歩留まりを向上させることができないという課
題があった。
【００１２】さらに、第４の従来例によると、ＬＤＤ構
造を持つＭＥＳＦＥＴを製造するために、ソース領域及
びドレイン領域の低抵抗層を形成する工程と、この低抵
抗層とゲート電極間の濃度の低いイオン注入層を２回の
斜め方向からのイオン注入により形成する工程が別途必
要になるため、上述した第３の従来例と同様に、製造コ
ストがかかるとともに、製造効率を向上させることがで
きず、したがって製造歩留まりを向上させることができ
ないという課題があった。
造を持つＭＥＳＦＥＴを製造するために、ソース領域及
びドレイン領域の低抵抗層を形成する工程と、この低抵
抗層とゲート電極間の濃度の低いイオン注入層を２回の
斜め方向からのイオン注入により形成する工程が別途必
要になるため、上述した第３の従来例と同様に、製造コ
ストがかかるとともに、製造効率を向上させることがで
きず、したがって製造歩留まりを向上させることができ
ないという課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、高出力でかつ高効率な複数種類の
ＭＥＳＦＥＴを効率良く生産するための電界効果トラン
ジスタの製造方法及びその集積回路を提供することを目
的とする。
めになされたもので、高出力でかつ高効率な複数種類の
ＭＥＳＦＥＴを効率良く生産するための電界効果トラン
ジスタの製造方法及びその集積回路を提供することを目
的とする。
【００１４】
【課題を解決するための手段】この発明に係る電界効果
トランジスタの製造方法は、半導体基板表面に形成され
たチャネル層上に、絶縁膜を少なくとも１層含む多層レ
ジストからなり、厚さａのレジストパターンを間隔ｂだ
け離して少なくとも２つ形成し（第１の工程）、このレ
ジストパターンをマスクとしてソース領域及びドレイン
領域以外の領域であってレジストパターン間の半導体基
板中に不純物イオンが注入されない角度（すなわち、基
板法線に対してｔａｎθ≧ｂ／ａとなる角度θ）で、か
つチャネル層と同一導電型となる不純物イオンをソース
領域となる側に傾斜した方向及びドレイン領域となる側
に傾斜した方向から、それぞれ注入し（第２の工程）、
さらにレジストパターンのうちレジスト部分をエッチン
グにより縮小することでＴ字形状にし、絶縁膜を堆積し
てパターン反転を行い（第３の工程）、パターン反転領
域上にソース電極及びドレイン電極を形成するととも
に、ソース電極とドレイン電極間にあるレジストパター
ンの反転跡のうち、ソース電極とする側にゲート電極を
形成することで非対称構造のＭＥＳＦＥＴを製造する
か、あるいはソース電極とドレイン電極間にあるレジス
トパターンの反転跡に複数のゲート電極を形成すること
でデュアルゲートを持つ非対称なＭＥＳＦＥＴを製造す
る（第４の工程）ことを特徴としている。
トランジスタの製造方法は、半導体基板表面に形成され
たチャネル層上に、絶縁膜を少なくとも１層含む多層レ
ジストからなり、厚さａのレジストパターンを間隔ｂだ
け離して少なくとも２つ形成し（第１の工程）、このレ
ジストパターンをマスクとしてソース領域及びドレイン
領域以外の領域であってレジストパターン間の半導体基
板中に不純物イオンが注入されない角度（すなわち、基
板法線に対してｔａｎθ≧ｂ／ａとなる角度θ）で、か
つチャネル層と同一導電型となる不純物イオンをソース
領域となる側に傾斜した方向及びドレイン領域となる側
に傾斜した方向から、それぞれ注入し（第２の工程）、
さらにレジストパターンのうちレジスト部分をエッチン
グにより縮小することでＴ字形状にし、絶縁膜を堆積し
てパターン反転を行い（第３の工程）、パターン反転領
域上にソース電極及びドレイン電極を形成するととも
に、ソース電極とドレイン電極間にあるレジストパター
ンの反転跡のうち、ソース電極とする側にゲート電極を
形成することで非対称構造のＭＥＳＦＥＴを製造する
か、あるいはソース電極とドレイン電極間にあるレジス
トパターンの反転跡に複数のゲート電極を形成すること
でデュアルゲートを持つ非対称なＭＥＳＦＥＴを製造す
る（第４の工程）ことを特徴としている。
【００１５】また、上述した第１の工程において、半導
体基板表面に形成されたチャネル層上に、絶縁膜を少な
くとも１層含む多層レジストからなるレジストパターン
を１つだけ形成し、上述したように斜め方向から２回イ
オン注入することにより、ソース側及びドレイン側の各
低抵抗領域とゲート電極間に濃度の低い領域を持つＬＤ
Ｄ構造のＭＥＳＦＥＴを製造することを特徴としてい
る。
体基板表面に形成されたチャネル層上に、絶縁膜を少な
くとも１層含む多層レジストからなるレジストパターン
を１つだけ形成し、上述したように斜め方向から２回イ
オン注入することにより、ソース側及びドレイン側の各
低抵抗領域とゲート電極間に濃度の低い領域を持つＬＤ
Ｄ構造のＭＥＳＦＥＴを製造することを特徴としてい
る。
【００１６】さらに、この発明に係る集積回路は、上述
した方法により製造されたＭＥＳＦＥＴを任意に組み合
わせて集積化して製造する。
した方法により製造されたＭＥＳＦＥＴを任意に組み合
わせて集積化して製造する。
【００１７】
【作用】この発明における電界効果トランジスタの製造
方法は、第１の工程において、半導体基板表面に形成さ
れたチャネル層上に、複数のレジストパターンを所定の
間隔でかつ任意の位置に形成し、さらに第３の工程にお
いて、レジストパターンのうちレジスト部分をエッチン
グにより縮小してＴ字形状にしているので、この縮小さ
れたレジストパターンの反転跡に形成されるゲート電極
とソース側低抵抗領域間の距離は短く、ゲート電極とド
レイン側低抵抗領域間の距離は長く形成するよう制御で
きるので、任意の非対称構造を実現することを可能にす
る。
方法は、第１の工程において、半導体基板表面に形成さ
れたチャネル層上に、複数のレジストパターンを所定の
間隔でかつ任意の位置に形成し、さらに第３の工程にお
いて、レジストパターンのうちレジスト部分をエッチン
グにより縮小してＴ字形状にしているので、この縮小さ
れたレジストパターンの反転跡に形成されるゲート電極
とソース側低抵抗領域間の距離は短く、ゲート電極とド
レイン側低抵抗領域間の距離は長く形成するよう制御で
きるので、任意の非対称構造を実現することを可能にす
る。
【００１８】また、上述したように第１の工程におい
て、半導体基板表面に形成されたチャネル層上には複数
のレジストパターンを形成するので、製造工程を共有化
してエッチングにより縮小されたレジストパターンの反
転跡に複数のゲート電極を形成することにより、マルチ
ゲートを持つ非対称なＭＥＳＦＥＴを同時に製造するこ
とを可能にする。
て、半導体基板表面に形成されたチャネル層上には複数
のレジストパターンを形成するので、製造工程を共有化
してエッチングにより縮小されたレジストパターンの反
転跡に複数のゲート電極を形成することにより、マルチ
ゲートを持つ非対称なＭＥＳＦＥＴを同時に製造するこ
とを可能にする。
【００１９】さらに、第２の工程において、２方向から
ソース及びドレイン領域のそれぞれにイオン注入する
際、上記レジストパターンより部分的に不純物イオンの
注入を遮断するので、ソース側、ドレイン側のそれぞれ
に形成される低抵抗領域に濃度の低い領域と濃度の高い
領域が形成される。
ソース及びドレイン領域のそれぞれにイオン注入する
際、上記レジストパターンより部分的に不純物イオンの
注入を遮断するので、ソース側、ドレイン側のそれぞれ
に形成される低抵抗領域に濃度の低い領域と濃度の高い
領域が形成される。
【００２０】特に、レジストパターンを多層構造とし、
エッチングによりレジスト部分を縮小してＴ字型のパタ
ーンとしたことにより、第３の工程で堆積させる絶縁膜
が、このパターンの側面には堆積しにくく、かつもろく
なっているので、パターン反転が容易になる。
エッチングによりレジスト部分を縮小してＴ字型のパタ
ーンとしたことにより、第３の工程で堆積させる絶縁膜
が、このパターンの側面には堆積しにくく、かつもろく
なっているので、パターン反転が容易になる。
【００２１】そして、以上のように複数種類のＭＥＳＦ
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率が向上する。
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率が向上する。
【００２２】
【実施例】以下、この発明の一実施例を図１乃至図３を
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
【００２３】図１は、請求項１に係る電界効果トランジ
スタの製造方法を説明するための図であり、以下、その
製造方法を各工程ごとに説明する。
スタの製造方法を説明するための図であり、以下、その
製造方法を各工程ごとに説明する。
【００２４】第１の工程では、まず、半絶縁性の化合物
半導体であるＧａＡｓ基板１の主表面に厚さａのレジス
ト９をパターニングし、さらにこのＧａＡｓ基板１中に
加速電圧４０ｋｅｖ、ドーズ量８×１０12ｃｍ-2の条件
のもと、ｎ型不純物となるＳｉ，Ｓｅ等のイオンをイオ
ン注入し、ＧａＡｓ系ＭＥＳＦＥＴのチャネル層８を形
成する（図１（ａ））。
半導体であるＧａＡｓ基板１の主表面に厚さａのレジス
ト９をパターニングし、さらにこのＧａＡｓ基板１中に
加速電圧４０ｋｅｖ、ドーズ量８×１０12ｃｍ-2の条件
のもと、ｎ型不純物となるＳｉ，Ｓｅ等のイオンをイオ
ン注入し、ＧａＡｓ系ＭＥＳＦＥＴのチャネル層８を形
成する（図１（ａ））。
【００２５】次に、上記レジスト９を除去し、ＥＣＲプ
ラズマＣＶＤ、プラズマＣＶＤ法等により、表面保護膜
としてＳｉＮ膜１０をＧａＡｓ基板１上に８００Å堆積
させ、さらに膜厚１．９μｍのレジスト層１１ＧａＡｓ
基板１全面に塗布形成した後、スパッタリングにより膜
厚０．３μｍの絶縁膜１２としてＳｉＯ2 を堆積し、続
けてレジスト層１３を膜厚１．３μｍ塗布形成する。そ
して、露光、現像を行い、パターニングされたレジスト
層１３をマスクとして絶縁膜（ＳｉＯ2 ）１２をＣＦ4
を用いた反応性イオンエッチング（ＲＩＥ：Reactive I
on Etching）法により除去する（図１（ｂ））。
ラズマＣＶＤ、プラズマＣＶＤ法等により、表面保護膜
としてＳｉＮ膜１０をＧａＡｓ基板１上に８００Å堆積
させ、さらに膜厚１．９μｍのレジスト層１１ＧａＡｓ
基板１全面に塗布形成した後、スパッタリングにより膜
厚０．３μｍの絶縁膜１２としてＳｉＯ2 を堆積し、続
けてレジスト層１３を膜厚１．３μｍ塗布形成する。そ
して、露光、現像を行い、パターニングされたレジスト
層１３をマスクとして絶縁膜（ＳｉＯ2 ）１２をＣＦ4
を用いた反応性イオンエッチング（ＲＩＥ：Reactive I
on Etching）法により除去する（図１（ｂ））。
【００２６】さらに、酸素を用いたＲＩＥ法でレジスト
層１１をパターニングすることにより（なお、このエッ
チングの際にレジスト層１３も同時にエッチングされる
が、製造工程上問題はない）、ソース領域Ａ及びドレイ
ン領域Ｃ（ただし、これらの領域は逆であっても良い）
の低抵抗イオン注入層形成予定領域の部分を除去すると
ともに、ゲート領域Ｂにパターン幅が、Ｌ1 ＝１．１μ
ｍ、Ｌ2 ＝０．７μｍである２つのレジストパターン１
１ａをチャネル層８を横切るように間隔ｂ（＝０．６μ
ｍ）だけ開けて形成する（図１（ｃ））。
層１１をパターニングすることにより（なお、このエッ
チングの際にレジスト層１３も同時にエッチングされる
が、製造工程上問題はない）、ソース領域Ａ及びドレイ
ン領域Ｃ（ただし、これらの領域は逆であっても良い）
の低抵抗イオン注入層形成予定領域の部分を除去すると
ともに、ゲート領域Ｂにパターン幅が、Ｌ1 ＝１．１μ
ｍ、Ｌ2 ＝０．７μｍである２つのレジストパターン１
１ａをチャネル層８を横切るように間隔ｂ（＝０．６μ
ｍ）だけ開けて形成する（図１（ｃ））。
【００２７】引き続き、第２の工程では、上記ＧａＡｓ
基板１に対向して、ソース領域Ｂ側にθ＝１７°傾けた
方向及びドレイン領域Ｃ側にθ＝１７°傾けた方向のそ
れぞれから、ｎ型不純物（Ｓｉ，Ｓｅ等）イオンを加速
電圧９０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件のも
と、ＧａＡｓ基板１中に２回イオン注入する（図１
（ｄ））。この時、２回ともイオン注入された領域では
低抵抗イオン注入層（低抵抗領域１４ａ）が形成され、
レジストパターン１１ａの陰になり１回しか注入されな
かった領域１４ａは濃度の低い注入（Lightly Doped ）
層となる。
基板１に対向して、ソース領域Ｂ側にθ＝１７°傾けた
方向及びドレイン領域Ｃ側にθ＝１７°傾けた方向のそ
れぞれから、ｎ型不純物（Ｓｉ，Ｓｅ等）イオンを加速
電圧９０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件のも
と、ＧａＡｓ基板１中に２回イオン注入する（図１
（ｄ））。この時、２回ともイオン注入された領域では
低抵抗イオン注入層（低抵抗領域１４ａ）が形成され、
レジストパターン１１ａの陰になり１回しか注入されな
かった領域１４ａは濃度の低い注入（Lightly Doped ）
層となる。
【００２８】なお、イオン注入する角度はｔａｎθ＝
０．３０５（θは基板表面の法線にたいしてとられる角
度）で、レジストパターン１１ａ全体の膜厚ａは２．２
μｍ（レジスト層１１の部分が１．９μｍでＳｉＯ2 １
２の部分が０．３μｍ）であるので、ｂ／ａ＝０．２７
３からｔａｎθ＞ｂ／ａであり、ｎ型不純物はレジスト
パターン１１ａが壁となり、図１（ｄ）において２つの
レジストパターン１１ａ間のＧａＡｓ基板１中にはイオ
ン注入されない。また、２回のイオン注入の加速エネル
ギー及びドーズ量は、この実施例では同一条件とした
が、前述した図７（ｂ）に示すようなＭＥＳＦＥＴアレ
イを作成する必要がない場合は、必ずしも同一条件とな
ることはない。
０．３０５（θは基板表面の法線にたいしてとられる角
度）で、レジストパターン１１ａ全体の膜厚ａは２．２
μｍ（レジスト層１１の部分が１．９μｍでＳｉＯ2 １
２の部分が０．３μｍ）であるので、ｂ／ａ＝０．２７
３からｔａｎθ＞ｂ／ａであり、ｎ型不純物はレジスト
パターン１１ａが壁となり、図１（ｄ）において２つの
レジストパターン１１ａ間のＧａＡｓ基板１中にはイオ
ン注入されない。また、２回のイオン注入の加速エネル
ギー及びドーズ量は、この実施例では同一条件とした
が、前述した図７（ｂ）に示すようなＭＥＳＦＥＴアレ
イを作成する必要がない場合は、必ずしも同一条件とな
ることはない。
【００２９】以上のように、ＧａＡｓ基板１中にソース
側とドレイン側のそれぞれに低抵抗領域１４ａ、１４ｂ
を形成すると、この第３の工程において、酸素イオンを
用いたＲＩＥ（Reactive Ion Etching）法により、サイ
ドエッチングを行い各多層レジストパターンの下層部に
あるレジスト層１１の側壁を０．２μｍエッチングして
縮小させることにより図に示すようなＴ字型のレジスト
パターンを形成する。
側とドレイン側のそれぞれに低抵抗領域１４ａ、１４ｂ
を形成すると、この第３の工程において、酸素イオンを
用いたＲＩＥ（Reactive Ion Etching）法により、サイ
ドエッチングを行い各多層レジストパターンの下層部に
あるレジスト層１１の側壁を０．２μｍエッチングして
縮小させることにより図に示すようなＴ字型のレジスト
パターンを形成する。
【００３０】したがって、このエッチング工程後、レジ
スト層１１のパターン幅は、Ｌ１＝０．７μｍ、Ｌ２＝
０．３μｍに縮少され、間隔ｂは１．０μｍに増える
（図１（ｅ））。
スト層１１のパターン幅は、Ｌ１＝０．７μｍ、Ｌ２＝
０．３μｍに縮少され、間隔ｂは１．０μｍに増える
（図１（ｅ））。
【００３１】続いて、スパッタリングにより以上の工程
を経たＧａＡｓ基板１表面に絶縁膜であるＳｉＯ2 １５
を３０００Å堆積した後、レジストパターン１１の表面
に滞積しているＳｉＯ2 １５を薄いフッ酸水溶液で除去
し、さらにこのレジストパターン１１ａを有機溶媒によ
り、リフトオフしてパターン反転を行う（図１
（ｆ））。なお、このエッチングの際、レジストパター
ン１１ａの形状がＴ字型になっているので、レジスト部
分１１の側面に絶縁膜１５が堆積しにくく、かつもろく
なっているので、パターン反転が容易に行える。
を経たＧａＡｓ基板１表面に絶縁膜であるＳｉＯ2 １５
を３０００Å堆積した後、レジストパターン１１の表面
に滞積しているＳｉＯ2 １５を薄いフッ酸水溶液で除去
し、さらにこのレジストパターン１１ａを有機溶媒によ
り、リフトオフしてパターン反転を行う（図１
（ｆ））。なお、このエッチングの際、レジストパター
ン１１ａの形状がＴ字型になっているので、レジスト部
分１１の側面に絶縁膜１５が堆積しにくく、かつもろく
なっているので、パターン反転が容易に行える。
【００３２】最後に、第４の工程において、イオン注入
したｎ型の不純物イオンを活性化させるために、８００
℃、２０分間アニールを行い、レジストによりオーミッ
クパターンを形成してソース領域Ａ及びドレイン領域Ｃ
のＳｉＯ2 １５及びＳｉＮ膜１０を、ＣＦ4 とＨ2 を用
いたＲＩＥにより除去し、ソース電極４及びドレイン電
極５としてオーミック金属形成、合金化を行う。
したｎ型の不純物イオンを活性化させるために、８００
℃、２０分間アニールを行い、レジストによりオーミッ
クパターンを形成してソース領域Ａ及びドレイン領域Ｃ
のＳｉＯ2 １５及びＳｉＮ膜１０を、ＣＦ4 とＨ2 を用
いたＲＩＥにより除去し、ソース電極４及びドレイン電
極５としてオーミック金属形成、合金化を行う。
【００３３】同様に、レジストによりゲートパターンを
ソース側のＳｉＯ2 パターン反転上（ソース電極４とド
レイン電極５間にあるレジストパターン１１ａの反転
跡）に形成し、ゲート電極３をＳｉＮ膜１０を除去して
形成する（図２（ｇ））。
ソース側のＳｉＯ2 パターン反転上（ソース電極４とド
レイン電極５間にあるレジストパターン１１ａの反転
跡）に形成し、ゲート電極３をＳｉＮ膜１０を除去して
形成する（図２（ｇ））。
【００３４】なお、この実施例ではソース電極側の低抵
抗領域とゲート電極との間隔（ＬSG）は０．２μｍであ
り、ドレイン電極側の低抵抗領域とゲート電極との間隔
（ＬDG）は０．５μｍであって、ＬDG＞ＬSGとなる非対
称構造ＭＥＳＦＥＴを自己整合的に作製することができ
る。
抗領域とゲート電極との間隔（ＬSG）は０．２μｍであ
り、ドレイン電極側の低抵抗領域とゲート電極との間隔
（ＬDG）は０．５μｍであって、ＬDG＞ＬSGとなる非対
称構造ＭＥＳＦＥＴを自己整合的に作製することができ
る。
【００３５】そして、ソース電極とドレイン電極の位置
関係は、ゲート電極を形成する位置により任意に変更す
ることができるので、集積化に際して各電極の共有化が
計れるため、ＭＥＳＦＥＴアレイを製造する場合にも、
チップ上での面積効率を低下させることがない。
関係は、ゲート電極を形成する位置により任意に変更す
ることができるので、集積化に際して各電極の共有化が
計れるため、ＭＥＳＦＥＴアレイを製造する場合にも、
チップ上での面積効率を低下させることがない。
【００３６】ここで、上記ＬDGはレジストパターン１１
ａの幅Ｌ1 ，Ｌ2 と間隔ｂ及びイオン注入角度θをそれ
ぞれ変化させることにより、簡単に所望の長さに変化さ
せることができ、特にこの実施例により規定されるもの
ではない。
ａの幅Ｌ1 ，Ｌ2 と間隔ｂ及びイオン注入角度θをそれ
ぞれ変化させることにより、簡単に所望の長さに変化さ
せることができ、特にこの実施例により規定されるもの
ではない。
【００３７】また、請求項２に係る発明の実施例とし
て、図３に示すように、上述したゲート電極３（図３
中、３ａで示したゲート電極）の形成工程において、第
２ゲート電極３ｂをドレイン電極５側のＳｉＯ2 パター
ン反転上にも同時に形成することにより、自己整合的な
デュアルゲートＭＥＳＦＥＴを実現することができる。
て、図３に示すように、上述したゲート電極３（図３
中、３ａで示したゲート電極）の形成工程において、第
２ゲート電極３ｂをドレイン電極５側のＳｉＯ2 パター
ン反転上にも同時に形成することにより、自己整合的な
デュアルゲートＭＥＳＦＥＴを実現することができる。
【００３８】また、請求項３に係る発明の実施例とし
て、図４に示すように、イオン注入することで自己整合
的に低抵抗領域１４ａを形成する工程において、同図
（ａ）に示すように、１つのレジストパターンを用い
て、ソース側及びドレイン側のそれぞれの方向から斜め
イオン注入を行うことにより、同図（ｂ）に示すような
ＬＤＤ構造をもつＭＥＳＦＥＴを実現することができ
る。
て、図４に示すように、イオン注入することで自己整合
的に低抵抗領域１４ａを形成する工程において、同図
（ａ）に示すように、１つのレジストパターンを用い
て、ソース側及びドレイン側のそれぞれの方向から斜め
イオン注入を行うことにより、同図（ｂ）に示すような
ＬＤＤ構造をもつＭＥＳＦＥＴを実現することができ
る。
【００３９】さらに、上述した非対称ＭＥＳＦＥＴ、デ
ュアルゲートＭＥＳＦＥＴ、ＬＤＤ構造をもつＭＥＳＦ
ＥＴのそれぞれは、各製造工程を共有化することにより
同時に、かつ工程を増やすことなく、簡単に集積化させ
ることができ、請求項４に係る発明による集積回路（Ｉ
Ｃ）を実現することができる。
ュアルゲートＭＥＳＦＥＴ、ＬＤＤ構造をもつＭＥＳＦ
ＥＴのそれぞれは、各製造工程を共有化することにより
同時に、かつ工程を増やすことなく、簡単に集積化させ
ることができ、請求項４に係る発明による集積回路（Ｉ
Ｃ）を実現することができる。
【００４０】なお、この実施例ではＭＥＳＦＥＴのチャ
ネル層８を、イオン注入法により形成したしたが、特に
この方法に限定するものではなくＭＢＥ法、ＣＢＥ法、
ＯＭＶＰＥ（ＭＯＣＶＤ）法、クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いてもよい。
ネル層８を、イオン注入法により形成したしたが、特に
この方法に限定するものではなくＭＢＥ法、ＣＢＥ法、
ＯＭＶＰＥ（ＭＯＣＶＤ）法、クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いてもよい。
【００４１】また、他の化合物半導体基板（例えばＩｎ
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル層をチャネル層としても良い。
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル層をチャネル層としても良い。
【００４２】
【発明の効果】以上説明したように、この発明における
電界効果トランジスタの製造方法は、第１の工程におい
て、半導体基板表面に形成されたチャネル層上に、絶縁
膜を少なくとも１層含む多層レジストからなる複数のレ
ジストパターンを所定の間隔でかつ任意の位置に形成
し、さらに第３の工程において、レジストパターンのう
ちレジスト部分をエッチングにより縮小してＴ字型に形
成するので、この縮小されたＴ字型のレジストパターン
の反転跡に形成されるゲート電極とソース側低抵抗領域
間の距離は短く、ゲート電極とドレイン側低抵抗領域間
の距離は長く形成され、任意の非対称構造を実現できる
という効果がある。
電界効果トランジスタの製造方法は、第１の工程におい
て、半導体基板表面に形成されたチャネル層上に、絶縁
膜を少なくとも１層含む多層レジストからなる複数のレ
ジストパターンを所定の間隔でかつ任意の位置に形成
し、さらに第３の工程において、レジストパターンのう
ちレジスト部分をエッチングにより縮小してＴ字型に形
成するので、この縮小されたＴ字型のレジストパターン
の反転跡に形成されるゲート電極とソース側低抵抗領域
間の距離は短く、ゲート電極とドレイン側低抵抗領域間
の距離は長く形成され、任意の非対称構造を実現できる
という効果がある。
【００４３】そして、上記各電極の位置関係は任意に設
定することができるので、ＭＥＳＦＥＴアレイを製造す
る場合、各電極を共有化することができ、アレイチップ
の面積効率を低下させることがない。
定することができるので、ＭＥＳＦＥＴアレイを製造す
る場合、各電極を共有化することができ、アレイチップ
の面積効率を低下させることがない。
【００４４】また、上述したように第１の工程におい
て、半導体基板表面に形成されたチャネル層上にはＴ字
型の複数のレジストパターンを形成するので、製造工程
を共有化してエッチングにより縮小されたレジストパタ
ーンの反転跡に複数のゲート電極を形成することによ
り、デュアルゲートを持つ非対称なＭＥＳＦＥＴを同時
に製造することができるという効果がある。
て、半導体基板表面に形成されたチャネル層上にはＴ字
型の複数のレジストパターンを形成するので、製造工程
を共有化してエッチングにより縮小されたレジストパタ
ーンの反転跡に複数のゲート電極を形成することによ
り、デュアルゲートを持つ非対称なＭＥＳＦＥＴを同時
に製造することができるという効果がある。
【００４５】また、第２の工程において、２方向からソ
ース及びドレイン領域のそれぞれにイオン注入する際、
上記レジストパターンより部分的に不純物イオンの注入
を遮断するので、ソース側、ドレイン側のそれぞれに形
成される低抵抗領域に濃度の低い領域と濃度の高い領域
が形成でき、上記製造工程を増やすことなく、ＬＤＤ構
造を持つＭＥＳＦＥＴを製造することができるという効
果がある。
ース及びドレイン領域のそれぞれにイオン注入する際、
上記レジストパターンより部分的に不純物イオンの注入
を遮断するので、ソース側、ドレイン側のそれぞれに形
成される低抵抗領域に濃度の低い領域と濃度の高い領域
が形成でき、上記製造工程を増やすことなく、ＬＤＤ構
造を持つＭＥＳＦＥＴを製造することができるという効
果がある。
【００４６】さらに、以上のように複数種類のＭＥＳＦ
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率を向上させることができる
という効果がある。
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率を向上させることができる
という効果がある。
【図１】この発明に係る電界効果トランジスタの製造方
法により非対称ＭＥＳＦＥＴを製造する各工程を説明す
るための図である。
法により非対称ＭＥＳＦＥＴを製造する各工程を説明す
るための図である。
【図２】この発明に係る電界効果トランジスタの製造方
法により非対称ＭＥＳＦＥＴを製造する各工程を説明す
るための図である。
法により非対称ＭＥＳＦＥＴを製造する各工程を説明す
るための図である。
【図３】この発明に係る電界効果トランジスタの製造方
法により製造されるデュアルゲートＭＥＳＦＥＴの構造
を示す図である。
法により製造されるデュアルゲートＭＥＳＦＥＴの構造
を示す図である。
【図４】この発明に係る電界効果トランジスタの製造方
法によりＬＤＤ構造を持つＭＥＳＦＥＴを製造する各工
程を説明するための図である。
法によりＬＤＤ構造を持つＭＥＳＦＥＴを製造する各工
程を説明するための図である。
【図５】第１の従来例に係る電界効果トランジスタの構
造を示す図である。
造を示す図である。
【図６】第４の従来例に係る電界効果トランジスタの製
造工程を示す図である。
造工程を示す図である。
【図７】第２の従来例と第３の従来例の電極配置パター
ンを示す図である。
ンを示す図である。
１…半導体基板（ＧａＡｓ）、３…ゲート電極４…ソー
ス電極、５…ドレイン電極、８…チャネル層、１１…レ
ジストパターン、１２…絶縁膜、１４ａ、１４ｂ…低抵
抗領域。
ス電極、５…ドレイン電極、８…チャネル層、１１…レ
ジストパターン、１２…絶縁膜、１４ａ、１４ｂ…低抵
抗領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｗ 7376−4Ｍ Ｌ
Claims (4)
- 【請求項１】 半導体基板表面に形成された能動層上
に、絶縁膜を少なくとも１層含む多層レジストからなる
レジストパターンを少なくとも２つ形成する第１の工程
と、 前記レジストパターンをマスクとし、ソース領域及びド
レイン領域以外の領域であって該レジストパターン間の
半導体基板中に不純物イオンが注入されない角度で、か
つ該能動層と同一導電型となる不純物イオンをソース領
域となる側に傾斜した方向及びドレイン領域となる側に
傾斜した方向から、それぞれ注入する第２の工程と、 前記レジストパターンのうちレジスト部分をエッチング
により縮小することでＴ字形状にし、さらに絶縁膜を堆
積してパターン反転を行う第３の工程と、 前記パターン反転領域上にソース電極及びドレイン電極
を形成した後、さらに該ソース電極とドレイン電極間に
あるレジストパターンの反転跡のうち、ソース電極とす
る側にゲート電極を形成する第４の工程を備えた電界効
果トランジスタの製造方法。 - 【請求項２】 前記第４の工程において、前記ゲート電
極を複数のレジストパターンの反転跡に形成することを
特徴とする請求項１記載の電界効果トランジスタの製造
方法。 - 【請求項３】 半導体基板表面に形成された能動層上
に、絶縁膜を少なくとも１層含む多層レジストからなる
レジストパターンを１つ形成する第１の工程と、 前記
レジストパターンをマスクとし、ソース領域及びドレイ
ン領域以外の領域であって該レジストパターン間の半導
体基板中に不純物イオンが注入されない角度で、かつ該
能動層と同一導電型となる不純物イオンをソース領域と
なる側に傾斜した方向及びドレイン領域となる側に傾斜
した方向から、それぞれ注入する第２の工程と、 前記レジストパターンのうちレジスト部分をエッチング
により縮小することでＴ字形状にし、さらに絶縁膜を堆
積してパターン反転を行う第３の工程と、 前記パターン反転領域上にソース電極及びドレイン電極
を形成した後、さらに該ソース電極とドレイン電極間に
あるレジストパターンの反転跡にゲート電極を形成する
第４の工程を備えた電界効果トランジスタの製造方法。 - 【請求項４】 前記請求項１、２、又は３のいずれか一
項記載の製造方法により製造した電界効果トランジスタ
を任意に組み合わせて集積化した集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872693A JPH06232166A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法及びその集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872693A JPH06232166A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法及びその集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232166A true JPH06232166A (ja) | 1994-08-19 |
Family
ID=11979677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1872693A Pending JPH06232166A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法及びその集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232166A (ja) |
-
1993
- 1993-02-05 JP JP1872693A patent/JPH06232166A/ja active Pending
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