JPH0758127A

JPH0758127A - 電界効果トランジスタ、その集積回路及びその製造方法

Info

Publication number: JPH0758127A
Application number: JP20157693A
Authority: JP
Inventors: Nobuchika Kuwata; 展周桑田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1995-03-03

Abstract

(57)【要約】（修正有）【目的】ドレイン耐圧の高いＦＥＴ及び複数種類の高
出力高性能ＭＥＳＦＥＴの高歩留り製造方法を提供す
る。【構成】半導体基板１上に形成したチャネル層８上
に、厚さａの単層レジストパターン１１を間隔ｂだけ離
して少なくとも２つ形成する。このレジストパターン１
１をマスクとしてソース領域Ａ及びドレイン領域Ｃ以外
のレジストパターン１１間の半導体基板１の一部領域中
に不純物イオンが注入されない角度θで、かつチャネル
層８と同一導電型となる不純物イオンをソース領域側に
傾斜した方向及びドレイン領域側に傾斜した方向から、
それぞれ注入し、さらにレジストパターン１１をエッチ
ングにより縮小し、つぎに絶縁膜を堆積してパターン反
転を行う。パターン反転領域上にソース及びドレインの
各電極を形成する。ソース電極とドレイン電極間の上記
反転跡のうち、ソース電極側にゲート電極を形成して非
対称構造のＭＥＳＦＥＴを製造する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ（ＦＥＴ：Field Effect Transistor ）の製造方法に
関し、特に集積化に適し、かつ高出力で高利得な電界効
果トランジスタ及びその集積回路の製造方法に関するも
のである。

【０００２】

【従来の技術】近年、情報ネットワークシステムの急速
な進展に伴って半導体デバイスも超高速動作、高周波動
作、低消費電力、高効率等の特性を実現するのものが要
求されるに至り、例えばＧａＡｓからなるショットバリ
ア型ＦＥＴ（ＭＥＳＦＥＴ）は、上記要求に合致した特
性が期待されることから、超高速、高周波回路等への応
用研究が勢力的に行われている。

【０００３】具体的に上記ＧａＡｓ系ＭＥＳＦＥＴの高
出力、高効率化を図るためには、ソース電極とゲート電
極間の抵抗、すなわちソース抵抗Ｒｓを低減させて、相
互コンダクタンス（ｇ_m）を向上させるとともに、ドレ
イン電極とゲート電極間におけるドレイン耐圧を増大さ
せることが重要である。

【０００４】一方、このＧａＡｓ系ＭＥＳＦＥＴの製造
歩留りを向上させる方法として、例えば図５に示す特開
昭５８−６０５７４号公報に開示された技術があるが
（第１の従来例）、この第１の従来例によると、基板１
表面に不純物を高濃度にイオン注入した低抵抗領域２
ａ、２ｂがゲート電極３に対して自己整合的に形成され
ており、さらにこの低抵抗領域２ａ、２ｂ上にソース電
極４及びドレイン電極５が形成されている。

【０００５】しかし、この第１の従来例では、ソース側
低抵抗領域２ａとゲート電極３との間隔Ｌ_SGと、ドレイ
ン側低抵抗領域２ｂとゲート電極３との間隔Ｌ_DGとが等
しいので、ソース抵抗Ｒｓを低減させるために上記間隔
Ｌ_SGを小さくすると、Ｌ_DGも同様に小さくなり、ドレイ
ン耐圧が低下してしまう。また、逆にドレイン耐圧を向
上させるため、上記間隔Ｌ_DGを大きくすると、Ｌ_SGも大
きくなり、ソース抵抗Ｒｓが増大し、相互コンダクタン
スｇ_mの値が低下してしまうという問題があった。

【０００６】したがって、以上のような問題を解決する
方法として、例えば特開昭５８−２２３３７２号公報
（第２の従来例）、特開平４−２６４７３７号公報（第
３の従来例）等に、上記間隔がＬ_DG＞Ｌ_SGとなるように
ゲート電極を非対称に形成する構造が開示されている。

【０００７】すなわち、上記第２の従来例では、遮断用
のマスクパターンを形成した後、ソース側に傾いた方向
から不純物イオンを注入することにより（フォトレジス
トで遮られている領域にはイオン注入されない）、各ソ
ース側及びドレイン側の各低抵抗領域とゲート電極との
非対称構造を実現している。

【０００８】一方、第３の従来例では、イオン注入領域
を限定するレジストパターンを対称に形成し、ソース側
をフォトレジストで被覆してドレイン側のレジストパタ
ーン（イオン注入領域限定用）のみをエッチングした
後、イオン注入することで非対称構造を実現している。

【０００９】また、例えば特開昭６１−１６３６６６号
公報（第４の従来例）等には、大電流でかつ負荷を高速
に駆動しうるＭＥＳＦＥＴとしてＬＤＤ（Lightly Dope
d Drain ）構造を得る技術が開示されており、図６
（ａ）に示すように半導体基板１上に設けた不純物導入
層６ａ、６ｂ上に特定形状のマスクパターン７を形成
し、図６（ｂ）に示すように半導体基板１表面に対して
垂直に不純物イオンを注入して低抵抗領域を形成した
後、さらに図６（ｃ）に示すようにソース側及びドレイ
ン側の両方向からイオン注入を行って各低抵抗領域とゲ
ート電極間に濃度の低い注入層を形成することでＬＤＤ
構造を実現している。

【００１０】

【発明が解決しようとする課題】以上のように従来の電
界効果トランジスタの製造方法は、例えば第１の従来例
のように斜め方向からイオン注入して非対称構造を実現
する技術を用いて、ＭＥＳＦＥＴアレイを製造する場
合、不純物イオンを注入する方向を決めた時点でソー
ス、ゲート、ドレインの各電極の位置関係が固定されて
しまうので、各電極は図７（ａ）に示すように順に配置
しなければならず、一般的なＭＥＳＦＥＴアレイ（図７
（ｂ））のようにソース電極とドレイン電極の各電極を
共有化することができないため、ＭＥＳＦＥＴアレイチ
ップの面積効率を低下させてしまうという課題があった
（なお、図７において配線は省略してあるが、ソース電
極、ゲート電極及びドレイン電極の各電極は配線で接続
される）。

【００１１】また、第３の従来例によると、その製造工
程において非対称構造を実現するために、ソース電極側
をフォトレジストで被覆し、ドレイン電極側をエッチン
グする工程が別途必要になるので、製造コストがかかる
とともに、製造効率を向上させることができず、したが
って製造歩留まりを向上させることができないという課
題があった。

【００１２】さらに、第４の従来例によると、ＬＤＤ構
造を持つＭＥＳＦＥＴを製造するために、ソース領域及
びドレイン領域の低抵抗層を形成する工程と、この低抵
抗層とゲート電極間の濃度の低いイオン注入層を２回の
斜め方向からのイオン注入により形成する工程が別途必
要になるため、上述した第３の従来例と同様に、製造コ
ストがかかるとともに、製造効率を向上させることがで
きず、したがって製造歩留まりを向上させることができ
ないという課題があった。

【００１３】この発明は上記のような課題を解決するた
めになされたもので、高出力でかつ高効率な複数種類の
ＭＥＳＦＥＴを効率良く生産するための電界効果トラン
ジスタの製造方法及びその集積回路を提供することを目
的とする。

【００１４】

【課題を解決するための手段】請求項１に係る発明の電
界効果トランジスタの製造方法は、半導体基板表面に形
成されたチャネル層上に、厚さａのレジスト単層からな
るレジストパターンを間隔ｂだけ離して少なくとも２つ
形成し（第１の工程）、このレジストパターンをマスク
としてソース領域及びドレイン領域以外の領域であって
レジストパターン間の半導体基板の一部領域中に不純物
イオンが注入されない角度（すなわち、基板法線に対し
てｔａｎθ≧ｂ／２ａとなる角度θ）で、かつチャネル
層と同一導電型となる不純物イオンをソース領域となる
側に傾斜した方向及びドレイン領域となる側に傾斜した
方向から、それぞれ注入し（第２の工程）、さらにレジ
ストパターンをエッチングにより縮小し、絶縁膜を堆積
してパターン反転を行い（第３の工程）、パターン反転
領域上にソース電極及びドレイン電極を形成するととも
に、ソース電極とドレイン電極間にあるレジストパター
ンの反転跡のうち、ソース電極とする側にゲート電極を
形成することで非対称構造のＭＥＳＦＥＴを製造する
か、あるいはソース電極とドレイン電極間にあるレジス
トパターンの反転跡に複数のゲート電極を形成すること
で、ゲート電極とドレイン領域との間に低抵抗イオン注
入領域を１又は２以上形成され、かつデュアルゲートを
持つ非対称なＭＥＳＦＥＴを製造する（第４の工程）こ
とを特徴としている。

【００１５】また、請求項３に係る発明の電界効果トラ
ンジスタの製造方法は、上述した第１の工程において、
半導体基板表面に形成されたチャネル層上に形成するレ
ジストパターンを異なるパターン幅（ソース領域となる
側のパターン幅をＬ₁、ドレイン領域となる側のパター
ン幅Ｌ₂とし、これらの関係はＬ₁＞Ｌ₂とする）で形
成し、上述した第２の工程において、所定角度の斜め方
向から２回イオン注入するし、上述した第３の工程にお
いてドレイン領域となる側のレジストパターンを消失さ
せることにより、ゲート電極とドレイン領域との間に低
抵抗イオン注入領域を１又は２以上形成された非対称な
ＬＤＤ構造を持つＭＥＳＦＥＴを製造することを特徴と
している。

【００１６】さらに、この発明に係る集積回路は、上述
した方法により製造されたＭＥＳＦＥＴを任意に組み合
わせて集積化して製造する。

【００１７】

【作用】この発明における電界効果トランジスタの製造
方法は、第１の工程において、半導体基板表面に形成さ
れたチャネル層上に、複数のレジストパターンを所定の
間隔でかつ任意の位置に形成し、さらに第３の工程にお
いて、レジストパターンをエッチングにより縮小するの
で（ドレイン領域となる側のレジストパターンのパター
ン幅を他のレジストパターンよりも小さく形成し、エッ
チングによりこのレジストパターンを消失させてもよ
い）、この縮小されたレジストパターン（ソース領域と
なる側に残ったレジストパターン）の反転跡に形成され
るゲート電極とソース側低抵抗領域間の距離は短く、ゲ
ート電極とドレイン側低抵抗領域間の距離は長く形成す
るよう制御できるので、任意の非対称構造を実現するこ
とを可能にする。

【００１８】また、上述したように第１の工程におい
て、半導体基板表面に形成されたチャネル層上には複数
のレジストパターンを形成するので、製造工程を共有化
してエッチングにより縮小されたレジストパターンの反
転跡に複数のゲート電極を形成することにより、マルチ
ゲートを持つ非対称なＭＥＳＦＥＴを同時に製造するこ
とを可能にする。

【００１９】さらに、第２の工程において、２方向から
ソース及びドレイン領域のそれぞれにイオン注入する
際、上記レジストパターンより部分的に不純物イオンの
注入を遮断するので、ソース側、ドレイン側のそれぞれ
に形成される低抵抗領域に濃度の低い領域と濃度の高い
領域がソース・ドレイン方向に対称に形成される。

【００２０】一方、第１の工程において、チャネル層上
にパターン幅の異なる複数のレジストパターンを形成
し、第３の工程において、ドレイン領域となる側のレジ
ストパターンをエッチングして消失させることにより、
１つのゲート電極を持つ非対称なＭＥＳＦＥＴを製造す
ることを可能にする。また、この際、第２の工程におい
て、所定の角度で不純物イオンを注入することにより、
チャネル層上に形成された複数のレジストパターン間で
あって、ゲート電極とドレイン領域間に１又は２以上の
抵抵抗イオン注入領域を形成することができる。

【００２１】ところで、上記ＦＥＴのドレイン耐圧を決
定付ける要因の一つとしては、福田、その他「ＧａＡｓ
電界効果トランジスタの基礎」（電子情報通信学会編、
ｐｐ．２００−２０１、１９９２）に、イオン注入領域
界面における結晶の不整合による高抵抗領域の存在があ
る。この発明によると、ゲート電極とドレイン領域の間
に不純物イオンが注入された抵抵抗イオン注入領域と、
イオン注入されていない領域とが直列（ソース・ドレイ
ン方向）に１又は２以上存在するので、ゲート電極とド
レイン電極間に電圧が印加された場合、電界集中が分散
され、ドレイン耐圧の向上が図れる。

【００２２】以上のように複数種類のＭＥＳＦＥＴを製
造する工程を共有化することにより、同一基板上に集積
化する際の製造効率が向上する。

【００２３】

【実施例】以下、この発明の一実施例を図１乃至図４を
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。

【００２４】図１及び図２は、請求項１に係る電界効果
トランジスタの製造方法を説明するための図であり、以
下、その製造方法を各工程ごとに説明する。

【００２５】第１の工程では、まず、半絶縁性の化合物
半導体であるＧａＡｓ基板１の主表面に厚さａのレジス
ト９をパターニングし、さらにこのＧａＡｓ基板１中に
加速電圧４０ｋｅｖ、ドーズ量８×１０¹²ｃｍ^-2の条件
のもと、ｎ型不純物となるＳｉ，Ｓｅ等のイオンをイオ
ン注入し、ＧａＡｓ系ＭＥＳＦＥＴのチャネル層８を形
成する（図１（ａ））。

【００２６】次に、上記レジスト９を除去し、ＥＣＲプ
ラズマＣＶＤ、プラズマＣＶＤ法等により、表面保護膜
としてＳｉＮ膜１０をＧａＡｓ基板１上に８００Å堆積
させる。そして、厚さａ（＝２．２μｍ）のレジストパ
ターン１１をＧａＡｓ基板１全面に塗布後、露光、現像
を行い、ソース領域Ａ及びドレイン領域Ｃ（ただし、こ
れらの領域は逆であっても良い）の低抵抗イオン注入層
形成予定領域の部分を除去するとともに、ゲート領域Ｂ
にパターン幅が、Ｌ₁＝１．１μｍ、Ｌ₂＝０．７μｍ
である２つのレジストパターン１１をチャネル層８を横
切るように間隔ｂ（＝０．６μｍ）だけ開けて形成する
（図１（ｂ））。

【００２７】引き続き、第２の工程では、上記ＧａＡｓ
基板１に対向して、ソース領域Ａ側にθ＝１０°傾けた
方向及びドレイン領域Ｃ側にθ＝１０°傾けた方向のそ
れぞれから、ｎ型不純物（Ｓｉ，Ｓｅ等）イオンを加速
電圧９０ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件のも
と、ＧａＡｓ基板１中に２回イオン注入する。この時、
２回ともイオン注入された領域では低抵抗イオン注入層
（低抵抗領域１２ａ）が形成され、レジストパターン１
１の陰になり１回しか注入されなかった領域１２ｂは濃
度の低い注入（Lightly Doped ）層となる（ソース・ド
レイン方向に対称なＬＤＤ構造が形成される）。

【００２８】なお、イオン注入する角度はｔａｎθ＝
０．１７６（θは基板表面の法線にたいしてとられる角
度）であり、ｂ／２ａ＝０．１３６であるので、ｔａｎ
θ＞ｂ／２ａであり、ｎ型不純物はレジストパターン１
１が壁となり、２つのレジストパターン１１間のＧａＡ
ｓ基板１の一部領域中にはイオン注入されず、この時抵
抵抗イオン注入領域１４が形成される（図１（ｃ））。
また、２回のイオン注入の加速エネルギー及びドーズ量
は、この実施例では同一条件としたが、前述した図７
（ｂ）に示すようなＭＥＳＦＥＴアレイを作成する必要
がない場合は、必ずしも同一条件となることはない。

【００２９】以上のように、ＧａＡｓ基板１中にソース
側とドレイン側のそれぞれに低抵抗領域１２ａ、１２ｂ
を形成すると、この第３の工程において、酸素イオンを
用いたＲＩＥ（Reactive Ion Etching）法により、等方
的なエッチングを行い各レジストパターン１１の表面を
０．２μｍエッチングして縮小させる。

【００３０】したがって、このエッチング工程後、各レ
ジストパターン１１の厚さａは２．０μｍ、パターン幅
は、Ｌ１＝０．７μｍ、Ｌ２＝０．３μｍ、間隔ｂは
１．０μｍとなる（図２（ａ））。

【００３１】続いて、スパッタリングにより以上の工程
を経たＧａＡｓ基板１表面に絶縁膜であるＳｉＯ₂１３
を３０００Å堆積した後、レジストパターン１１の表面
に滞積しているＳｉＯ₂１３を薄いフッ酸水溶液で除去
し、さらにこのレジストパターン１１を有機溶媒を用い
てリフトオフすることによりパターン反転を行う（図２
（ｂ））。

【００３２】最後に、第４の工程において、イオン注入
したｎ型の不純物イオンを活性化させるために、８００
℃、２０分間アニールを行い、レジストによりオーミッ
クパターンを形成してソース領域Ａ及びドレイン領域Ｃ
のＳｉＯ₂１３及びＳｉＮ膜１０を、ＣＦ₄とＨ₂を用
いたＲＩＥにより除去し、ソース電極４及びドレイン電
極５としてオーミック金属形成、合金化を行う。

【００３３】同様に、レジストによりゲートパターンを
ソース側のＳｉＯ₂パターン反転上（ソース電極４とド
レイン電極５間にあるレジストパターン１１の反転跡）
に形成し、ゲート電極３をＳｉＮ膜１０を除去して形成
する（図２（ｃ））。

【００３４】なお、この実施例ではソース電極側の低抵
抗領域とゲート電極との間隔（Ｌ_SG）は０．２μｍであ
り、ドレイン電極側の低抵抗領域とゲート電極との間隔
（Ｌ_DG）は０．５μｍであって、Ｌ_DG＞Ｌ_SGとなる非対
称構造ＭＥＳＦＥＴを自己整合的に作製することができ
るとともに、ゲート電極３とドレイン領域との間に１又
は２以上の抵抵抗イオン注入領域１４を形成することが
できる。

【００３５】また、請求項３に係る発明の実施例として
は、第１の工程においてレジストパターンのパターン幅
をそれぞれＬ₁＝１．１μｍ、Ｌ₂＝０．４μｍとし、
上述した第２の工程を実施（所定の角度でソース側及び
ドレイン側の２方向からそれぞれイオン注入する）した
後、第３の工程においてレジストパターン１１表面を
０．２μｍエッチングすることにより、図３（ａ）に示
すように、ドレイン領域Ｃ側のレジストパターン１１を
消失させる（エッチング後のパターン幅は、それぞれＬ
₁＝０．７μｍ、Ｌ₂＝０μｍとなっている）。

【００３６】その後は、上述した工程と同様に、絶縁膜
を堆積させた後（図３（ｂ））、リフトオフすることに
よりパターンの反転跡（ソース領域Ａ側に存在）にゲー
ト電極３を作り込み（図３（ｃ））、非対称でかつゲー
ト電極３とドレイン領域Ｃ間に１又は２以上の抵抵抗イ
オン注入領域１４が作り込まれたＬＤＤ構造（ソース・
ドレイン方向に対して対称になっている）を持つＭＥＳ
ＦＥＴを製造することができる。そして、ソース電極
とドレイン電極の位置関係は、ゲート電極を形成する位
置により任意に変更することができるので、集積化に際
して各電極の共有化が計れるため、ＭＥＳＦＥＴアレイ
を製造する場合にも、チップ上での面積効率を低下させ
ることがない。

【００３７】ここで、上記Ｌ_DGはレジストパターン１１
の幅Ｌ₁，Ｌ₂と間隔ｂ及びイオン注入角度θをそれぞ
れ変化させることにより、簡単に所望の長さに変化させ
ることができ、特にこの実施例により規定されるもので
はない。

【００３８】また、請求項２に係る発明の実施例とし
て、図４に示すように、上述したゲート電極３（図４
中、３ａで示したゲート電極）の形成工程（図１及び２
を用いて説明した工程）において、第２ゲート電極３ｂ
をドレイン電極５側のＳｉＯ₂パターン反転上にも同時
に形成することにより、自己整合的なデュアルゲートＭ
ＥＳＦＥＴを実現することができる。

【００３９】また、単に上記レジストパターンを１つ形
成した場合（上述した第１の工程において）であって
も、抵抵抗イオン注入領域は形成できないが、ソース・
ドレイン方向に対して対称にＬＤＤ構造を作り込むこと
が可能となる。

【００４０】上述した非対称でかつＬＤＤ構造を持つＭ
ＥＳＦＥＴ、デュアルゲートＭＥＳＦＥＴ（ＬＤＤ構造
を有する）、ＬＤＤ構造をもつＭＥＳＦＥＴのそれぞれ
は、各製造工程を共有化することにより同時に、かつ工
程を増やすことなく、簡単に集積化させることができ、
請求項４に係る発明による集積回路（ＩＣ）を実現する
ことができる。

【００４１】なお、この実施例ではＭＥＳＦＥＴのチャ
ネル層８を、イオン注入法により形成したしたが、特に
この方法に限定するものではなくＭＢＥ法、ＣＢＥ法、
ＯＭＶＰＥ（ＭＯＣＶＤ）法、クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いてもよい。

【００４２】また、他の化合物半導体基板（例えばＩｎ
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル層をチャネル層としてもよい。

【００４３】

【発明の効果】以上説明したように、この発明における
電界効果トランジスタの製造方法は、第１の工程におい
て、半導体基板表面に形成されたチャネル層上に、複数
のレジストパターンを所定の間隔でかつ任意の位置に形
成し、さらに第３の工程において、レジストパターンを
エッチングにより縮小するか、あるいは異なるパターン
幅でレジストパターンを形成することによりドレイン領
域となる側のレジストパターンを消失させるので、この
縮小されたレジストパターンの反転跡（ソース領域とな
る側、あるいはソース領域となる側に残されたレジスト
パターン）に形成されるゲート電極とソース側低抵抗領
域間の距離は短く、ゲート電極とドレイン側低抵抗領域
間の距離は長く形成され、任意の非対称構造を実現でき
るという効果がある。

【００４４】そして、上記各電極の位置関係は任意に設
定することができるので、ＭＥＳＦＥＴアレイを製造す
る場合、各電極を共有化することができ、アレイチップ
の面積効率を低下させることがない。

【００４５】また、上述したように第１の工程におい
て、半導体基板表面に形成されたチャネル層上には複数
のレジストパターンを形成するので、製造工程を共有化
してエッチングにより縮小されたレジストパターンの反
転跡に複数のゲート電極を形成することにより、デュア
ルゲートを持つ非対称なＭＥＳＦＥＴを同時に製造する
ことができるという効果がある。なお、形成するレジス
トパターンが１つの場合であってもソース・ドレイン方
向に対して対称にＬＤＤ構造を形成することができる。

【００４６】また、第２の工程において、２方向からソ
ース及びドレイン領域のそれぞれにイオン注入する際、
上記レジストパターンより部分的に不純物イオンの注入
を遮断するので、ソース側、ドレイン側のそれぞれに形
成される低抵抗領域に濃度の低い領域と濃度の高い領域
がソース・ドレイン領域に対して対称に形成でき、上記
製造工程を増やすことなくＬＤＤ構造を持つＭＥＳＦＥ
Ｔを製造することができ、かつドレイン耐圧を向上させ
るという効果がある。

【００４７】さらに、以上のように複数種類のＭＥＳＦ
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率を向上させることができる
という効果がある。

【図面の簡単な説明】

【図１】請求項１に係る発明の電界効果トランジスタの
製造方法により非対称ＭＥＳＦＥＴを製造する各工程を
説明するための図（前半）である。

【図２】請求項１に係る発明の電界効果トランジスタの
製造方法により非対称ＭＥＳＦＥＴを製造する各工程を
説明するための図（後半）である。

【図３】請求項３に係る発明の電界効果トランジスタの
製造方法により非対称ＭＥＳＦＥＴを製造する各工程を
説明するための図（後半部分のみ）である。

【図４】請求項１に係る発明の電界効果トランジスタの
製造方法により製造されるデュアルゲートＭＥＳＦＥＴ
の構造を示す図である。

【図５】第１の従来例に係る電界効果トランジスタの構
造を示す図である。

【図６】第４の従来例に係る電界効果トランジスタの製
造工程を示す図である。

【図７】第２の従来例と第３の従来例の電極配置パター
ンを示す図である。

【符号の説明】

１…半導体基板（ＧａＡｓ）、３…ゲート電極４…ソー
ス電極、５…ドレイン電極、８…チャネル層、１１…レ
ジストパターン、１２ａ、１２ｂ…低抵抗領域、１４…
抵抵抗イオン注入領域。

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成された能動層上
に、レジスト単層からなるレジストパターンを少なくと
も２つ形成する第１の工程と、前記レジストパターンをマスクとし、ソース領域及びド
レイン領域以外の領域であって該レジストパターン間の
半導体基板の一部領域中に不純物イオンが注入されない
角度で、かつ該能動層と同一導電型となる不純物イオン
をソース領域となる側に傾斜した方向及びドレイン領域
となる側に傾斜した方向から、それぞれ注入する第２の
工程と、前記レジストパターンをエッチングにより縮小し、さら
に絶縁膜を堆積してパターン反転を行う第３の工程と、前記パターン反転領域上にソース電極及びドレイン電極
を形成した後、さらに該ソース電極とドレイン電極間に
あるレジストパターンの反転跡のうち、ソース電極とす
る側にゲート電極を形成する第４の工程を備えた電界効
果トランジスタの製造方法。
【請求項２】前記第４の工程において、前記ゲート電
極を複数のレジストパターンの反転跡に形成することを
特徴とする請求項１記載の電界効果トランジスタの製造
方法。
【請求項３】半導体基板表面に形成された能動層上
に、少なくとも２つのレジスト単層からなるレジストパ
ターンを形成する工程であって、該レジストパターンの
うちドレイン領域となる側のパターン幅を小さく形成す
る第１の工程と、前記レジストパターンをマスクと
し、ソース領域及びドレイン領域以外の領域であって該
レジストパターン間の半導体基板の一部領域中に不純物
イオンが注入されない角度で、かつ該能動層と同一導電
型となる不純物イオンをソース領域となる側に傾斜した
方向及びドレイン領域となる側に傾斜した方向から、そ
れぞれ注入する第２の工程と、前記レジストパターンをエッチングにより縮小し、該レ
ジストパターンのうちドレイン領域となる側のレジスト
パターンを消失させた後、絶縁膜を堆積してパターン反
転を行う第３の工程と、前記パターン反転領域上にソース電極及びドレイン電極
を形成した後、さらにソース領域となる側に残されたレ
ジストパターンの反転跡にゲート電極を形成する第４の
工程を備えた電界効果トランジスタの製造方法。
【請求項４】前記請求項１、２、又は３のいずれか一
項記載の製造方法により製造した電界効果トランジスタ
を含む各種電界効果トランジスタを任意に組み合わせて
集積化した集積回路。
【請求項５】ゲート電極に対して自己整合的にソース
領域及びドレイン領域となる低抵抗イオン注入層が形成
された電界効果トランジスタにおいて、前記ゲート電極とドレイン領域間に１又は２以上の低抵
抗イオン注入領域を備えたことを特徴とする電界効果ト
ランジスタ。